SOI與finFET工藝對比，誰更優？

1999年，胡正明教授在美國加州大學領導著一個由美國國防部高級研究計劃局（DARPA）出資贊助的研究小組，當時他們的研究目標是CMOS技術如何拓展到 25nm及以下領域，顯示有兩種途徑可以實現這種目的：一是立體型結構的FinFET電晶體，另外一種是基於SOI的超薄絕緣層上矽體技術 (UTB-SOI,也就是我們常說的FDSOI電晶體技術)。

體矽CMOS技術走到22nm之後，因為光刻技術所限，特徵尺寸已很難繼續微縮，急需革新技術來維持進一步發展。

在眾多的候選技術之中，FDSOI(Fully Depleted SOI，全耗盡SOI)技術極具競爭力。

對於FDSOI電晶體，矽薄膜自然地限定了源漏結深，同時也限定了源漏結的耗盡區，從而可改善DIBL(Drain Induced Barrier Lowering，漏致勢壘降低)等短溝道效應，改善器件的亞閾特性，降低電路的靜態功耗。

此外，FDSOI電晶體無需溝道摻雜，可以避免RDF(Random Dopants Fluctuation，隨機摻雜漲落)等效應，從而保持穩定的閾值電壓，同時還可以避免因摻雜而引起的遷移率退化。

FD-SOI技術不僅能得到FinFET全耗盡電晶體帶給平面傳統技術的全部好處，而且還能實現後者無法達到的先進的負偏壓（back bias）技術。

FD-SOI工藝可以將工作電壓降低至大約0.6V，而相比之下Bulk CMOS工藝的最小極限值一般在0.9V左右。

使用FDSOI的後向偏置技術可以提供更寬動態範圍的性能，因此特別適合移動和消費級多媒體應用。

FD-SOI，SOI中位於頂層的矽層厚度會減薄至5-20nm，這樣器件工作時柵極下面溝道位置下方的耗盡層便可充滿整個矽薄膜層，如此便可消除在PD-SOI（PD為部分耗盡）中常見的浮體效應。

在部分耗盡型SOI結構中，SOI中頂層矽層的厚度為50-90nm，因此溝道下方的矽層中僅有部分被耗盡層占據，由此可導致電荷在耗盡層以下的電中性區域中累積，造成所謂的浮體效應。

SOI工藝的優勢：

1),減少寄生電容,提高器件頻率,與體矽相比SOI器件的頻率提高20-35%

2),由於減少寄生電容。

降低漏電流,SOI器件的功耗下降35-70%

3),消除了閂鎖效應(Latch up 是指CMOS晶片中, 在電源power VDD和地線GND(VSS)之間由於寄生的PNP和NPN雙極性BJT相互影響而產生的一低阻抗通路, 它的存在會使VDD和GND之間產生大電流。

隨著IC製造工藝的發展, 封裝密度和集成度越來越高,產生Latch up的可能性會越來越大

4),抑制襯底的脈衝電流干涉,減少軟錯誤的發生

5),與矽工藝相容，可減少13-20%工序

SOI現狀

法國Soitec已實現FD-SOI晶園的高良率成熟量產，其300mm晶圓廠能夠支持28nm、22nm及更為先進的節點上大規模採用FD-SOI技術。

如今，全球有三家位於三大洲的公司能夠供應FD-SOI晶圓，包括法國Soitec、日本信越半導體(SHE)、美國SunEdison。

這三家公司均採用了行業標準的SOI晶園製造技術，智能剝離（Smart Cut™）。

FD-SOI技術的生態系統發展正在幾個方面逐步展開。

三星及格羅方德——全球四大半導體代工廠中的兩家——已經宣布計劃量產並採用FD-SOI晶圓進行多項試產(即tape-out，指矽晶片從設計到製造的這一步驟)。

FD-SOI的設計生態系統也在持續壯大之中，並且在28nm和22nm的工藝節點上進展尤為迅猛。

眾多電子設計自動化(EDA)公司正積極研發與FD-SOI相關的IP。

目前已有多家IC設計廠商公開表示全面擁抱這項技術，其中一些宣布將在未來的開發路線圖中採用FD-SOI技術。

採用FD-SOI的功耗更低，成本更少。

比如索尼新一代的智能手錶中的GPS，目前市場上最優秀的GPS產品功耗大概在10mW，而使用FD-SOI技術製作的晶片功耗能達到1mW，功耗降低10倍。

」

一種新的工藝技術離不開生態系統的支持，實際上，FD-SOI生態系統已經在逐漸成形，圍繞FD-SOI工藝，已經形成了工藝研究、晶圓、IP、代工廠、IC設計服務公司、IC設計公司的產業鏈。

法國Soitec,日本信越)等號稱可以提供每月超過10萬片SOI晶圓的產能，除FDSOI已在意法半導體量產外，Global Foundries已與意法半導體簽約有意導入FD-SOI工藝。

其中ARM的支持顯得格外重要，因為ARM大多情況下都是在場邊觀戰等待最終定局，業界認為「只要ARM出聲，表示晶片已經就緒了。

ARM認為，22nm FD-SOI可讓你的性能提高一倍，並改善10倍的漏電問題。

很顯然地，這相當具有說服力。

」ARM實體設計部門總經理Will Abbey表示，「ARM的Cortex A32與A35核心具備低功率與高效能懮勢，能夠適當地為功率敏感的IoT應用進行反向閘極偏置，顯然是FD-SOI的理想方案。

」

FDSOI可以廣泛應用在超低功耗要求領域，移動通訊、CPU、ADC、RFIC及超低電壓數字電路等。

FD SOI與finFET最更優

比較FD SOI及finFET可能是困難的，它們缺乏比較的基線。

然而目前在先進工藝製程中finFET技術占優也不用懷疑，因為英特爾，台積電，包括三星都在採用finFET技術，己經進入10納米量產，台積電己聲稱7納米今年試產，確保明年量產。

而三星更為積極，聲稱它的7納米處理器晶片今年底有可能提前量產。

業界老大英特爾始終不慌忙，聲稱2018年它的10納米PC處理器晶片量產,並聲稱它的10納米水平相等於台積電，三星的7納米。

而目前見到的FD SOI技術,僅STMicron開始產出22納米的FD SOI晶片。

為什麼會出現這樣的情況，能否表示FD SOI技術的不足？答案可能是不一樣。

任何一項技術的釆用是由市場決定的，如分析FD SOI技術在高頻,低功耗,抗靜電等方面有明顯的優勢，為什麼fabless不採用它？。

由於SOI矽片的成本太高,目前8英寸的SOI矽片每片要300-400美元,而通常的體矽片每片才30-40美元，相差十倍。

因此估計SOI代工矽片價格應該在每片1000美元左右，而統計中國的代工廠,它們的8英寸矽片平均代工價格在每片約400美元。

因此,只有如RFIC等特定用途才會採用SOI代工。

另一方面是代工矽片的數量越多,價格才能降下來,再有由於finFET技術廣泛被採用,它的產業鏈完善，如IP,第三方IP技術等,而相對SOI的產業鏈尚在逐步完善之中,被fabless採用,它的使用不如finFET方便。

儘管見到IBS公司有分析FD SOI與finFET的成本報告，計算下來FD SOI成本可能更低，但是目前SOI技術關鍵是缺乏如同finFET一樣，有一個同等數量的市場。

所以,FDSOI與finFET技術是各有各的應用場合，那些確有低功耗等需要的應用,採用FD SOI技術也是合乎情理。

所以FD SOI技術需要有一個市場的培育過程。

業界有人認為未來可能是40-28納米的FD SOI技術與14,納米及10納米的finFET技術會共存一段相當長時間。

最終在7納米及以下時SOI也將從2D發展到3D，即發展為SOI FinFET工藝。

表明SOI與FinFET技術可謂殊途同歸！所以兩種工藝並非是完全對立的技術。

中國需要SOI技術

中國半導體業處在一個特殊的環境中，為了自強自立,顯然也需要發展SOI技術,這一點是無疑的。

中國半導體業界經常議論「要實現彎道超車」，然而「彎道」在那裡？可能有時並不太清楚。

而FDSOI技術可能是其中最為靠譜的技術之一。

但是中國半導體業要涉足FDSOI，必須跨過三座大山，面臨的困難也不少。

分析FDSOI技術的現狀，中國要進入SOI領域必須要跨過SOI晶園的自製，而且價格一定要降，IC設計公司的採用，以及代工廠的加工，並且三個方面必須能聯動起來，逐步把SOI的生態產業鏈完善。

其中十分重要的是它不可能僅用錢解決一切，必須要扎紮實實地解決SOI產業鏈中的每一個環節，並下功夫去突破,這可能是最困難的問題所在。

顯然現階段市場的需求量可能是個關鍵因素，僅是RF前端IC等採用。

所以對於SOI產業鏈的發展首先需要政府部門牽頭，制定規劃,並引導與資金支持，目前階段尚不可能單純依靠市場能解決所有問題。

目前中國的FDSOI技術尚沒有實現規模化量產階段，國內的IC設計公司可能尚處在多任務矽片MPW的設計驗證階段。

據傳中芯國際,及華虹宏力的SOI代工能力都己具備。

因此國內自主生產SOI矽片及讓更多的fabless公司採用SOI技術是個首要任務。

2016年3月上海矽產業投資有限公司和Soitec推進合作，並投資入股14.5%。

據透露，在合作達成之後，中方的IC設計廠商能夠通過格羅方德和三星的代工廠來獲得使用FD-SOI技術，同時Soitec承諾如果未來中國大規模採用了這個技術，需要多少晶圓都可以提供。

「除了銷售產品的合作，在研發和生態系統建設方面也將展開合作。

」

中國半導體業發展可能關鍵不在於方向在那裡？而是確定方向之後，如何踏實去干,去解決一個一個難題。

任何進步沒有捷徑，其中骨幹企業的責任尤為重要。

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