台積電5nm技術即將到來,讓對手望塵莫及!

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現如今,晶圓代工行業可分為兩檔,台積電一檔,其他公司一檔。

在台積電積極發展採用EUV技術的第2代7納米製程後,傳聞5納米製程將於2019年4月試產。

台積電憑藉技術與龐大資本支出所鑄成的「氮氣加速系統」,讓其競爭對手望塵莫及。

第一代7nm讓台積電正式領跑今年上半年,純代工領域的訂單量上,台積電占了全球56%。

隨著AMD、蘋果A13的青睞,台積電有望將優勢擴大到60%。

而對手三星、GF、聯電、中芯國際都不到10%。

台積電2018年的收入也大幅攀升,遠超去年的1萬億新台幣。

台積電最早是從2微米、3微米開始做,如今在10nm之後,最新7nm工藝也已量產出貨,蘋果新推出的A12仿生處理器就是由台積電獨家代工製造。

與之前的10nm FinFET製程相比,7nm FinFET實現1.6倍的邏輯密度,20%的速度提升,以及40%的功耗減少。

在7nm技術路線的選擇上,台積電務實地在第一代放棄EUV(極紫外光刻),同時上馬整合扇出封裝技術提升可靠度,最終使得自己的進度事實超越三星,從而贏下包括華為、AMD、蘋果等一眾關鍵客戶。

EUV加持,第二代7nm又甩開老對手三星一個山頭半導體先進位程進到10納米之下,微縮技術更加複雜,牽扯設計已經不止電路線設計,還有光刻、電晶體架構與材料等等,也讓EUV極紫外光光刻成為關鍵技術。

過去半導體生產使用波長193納米的深紫外(DUV)曝光,但製程發展到130納米時便有行業人士提出,需用極紫外(EUV)光刻。

EUV成為7納米的關鍵技術,也是台積電、三星兩大廠商技術競逐的節點。

材料供應商分析指出,導入EUV製程可以減少30個掩膜,至少能省下一個月的製程時間,進一步探討EUV的技術脈絡,為了要製造出EUV的波長電漿,必須將錫融化之後,用每秒約5萬顆頻率滴在真空腔體中,然後用雷射以每秒10萬次發射頻率將液態錫蒸發成電漿,以產生EUV所需要的波長,因此雷射所需要的功率以及轟擊錫珠精準度,就成為EUV製程技術的「bottleneck」。

在第二代7nm工藝(CLNFF+/N7+),台積電將首次應用EUV,不過僅限四個非關鍵層,以降低風險、加速投產,也藉此熟練掌握ASML的新式光刻機Twinscan NXE。

相較於第一代7nm DUV,第二代7nm EUV具體改進程度公布得並不多,台積電只說能將電晶體密度提升20%,同等頻率下功耗可降低6-12%。

面對咄咄逼人的台積電,三星也在全力以赴,正在開發自己的InFO封裝技術,並宣稱將在下半年量產7nm EUV。

不過,在良品率和質量上,三星7nm EUV工藝仍存在風險。

如今,台積電在7nm EUV工藝上成功完成流片,證明了新工藝新技術的可靠和成熟,為後續量產打下了堅實基礎,同時也進一步拉開了與競爭對手三星之間的差距。

全程EUV!5nm將於明年四月風險試產

根據《EETimes》報導指出,就在台積電積極發展的第2代採用EUV技術的7納米製程開始進行投片同時,更新一代全程採用EUV技術的5納米製程也將於2019年的第2季進行風險試產。

而且,台積電也已經與包括Cadence在內的4家合作夥伴達成協議,共同支持後段晶片設計的線上服務工作,以藉由雲端的服務的機制,縮短晶片設計時間,並且進一步擴大晶片設計工具的範圍。

報導指出,相較於第二代使用EUV技術的7納米製程可以處理4片掩膜來說,台積電的5納米製程將可一次處理14片掩膜,降低生產掩膜的成本。

另外,台積電還以Arm A72核心進行生產測試,5納米製程所生產的晶片,將達到14.7%~17.7%的速度提升,以及減少1.8% ~1.86%的晶片面積。

號稱可比初代7nm工藝電晶體密度提升80%,從而將晶片面積縮小45%,還可以同功耗頻率提升15%,同頻功耗降低20%。

台積電指出,雖然製程技術節點的提升,能為晶片中增加更多的電晶體,但是卻也帶來生產成本的大幅提升。

其中,5納米製程中包括人工與智慧財產權的授權費用,其加起來的總合成本將高達2到2.5億美元,比7納米製程的1.5億美元大幅成長,而這也會是未來發展半導體製程,門檻越來越高的原因。

在聯電與格芯相繼擱置7納米及其以下先進位程的研發之後,目前在先進位程研發的路上僅剩下台積電、三星、英特爾等少數公司。

只是,英特爾在10納米製程節點上遭遇瓶頸,預計要到2019年底才會推出的情況下,在先進位程的這條路上,也只有三星能看見台積電的尾燈了。

至此,台積電在晶圓代工行業的老大哥地位坐實,而唯一有競爭力的三星想要超車也難乎其難。


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