Intel製造工藝反超TSMC了？

來源：內容由半導體行業觀察（ID：icbank）編譯自「semiwiki」，謝謝。

最近Seeking Alpha發表了一篇文章「台積電失去了對英特爾的工藝領導地位」，SemiWiki創始人Dan Nenni要求我（代表本文作者Scotten Jones）看一下這篇文章並做自己的分析。

因為這是我多年來一直關注並發表的主題。

在深入研究公司之間的特定工藝密度比較之前，我想澄清「Seeking Alpha」一文中有關「全能柵極（GAA）和互補FET（CFET）」的誤解。

全方位柵極（GAA）

正如業界從平面電晶體轉向FinFET一樣，一段時間以來人們就知道最終需要從FinFET過渡到其他電晶體以實現持續縮小。

與僅在一側具有柵極的平面電晶體相比，FinFET在三側具有柵極，從而改善了器件通道的靜電控制。

改進的靜電控制可降低溝道泄漏，並縮短柵極長度。

FinFET還提供了一種3D電晶體結構，其單位面積的有效溝道寬度比平面電晶體的有效寬度寬，因此可提供更好的單位面積的驅動電流。

眾所周知，FinFET之後的下一步就是水平納米片（HNS）。

如果納米片非常窄，您會得到納米線並能顯著改善靜電。

FinFET的柵極長度的近似極限為16nm，水平納米線（HNW）的近似極限為13nm，請參見圖1。

較短的柵極長度是收縮接觸式多晶矽（CPP）並推動更大密度的一個組成部分。

圖一

HNW的問題在於有效溝道寬度小於相同區域中FinFET的有效溝道寬度。

HNS的發展克服了這個問題，儘管可以犧牲一些靜電控制來實現，但在相同區域內，HNS的驅動電流可以達到FinFET的1.26倍。

圖二

HNS的另一個優勢是該工藝實質上是FinFET工藝，雖然有一些變化。

但這並不是說我們要低估過渡的難度，HNS的特定步驟，也是關鍵步驟——就是HNS的幾何形狀將使創建多個閾值電壓變得困難，但這是FinFET技術的邏輯演進。

設計人員習慣於使用具有4和5個閾值電壓的FinFET，以最大程度地提高功率-性能折衷，回到一個或兩個閾值電壓將是一個問題，這仍然是HNS不斷發展的領域。

在「 3nm」節點上，三星宣布了一個名為「 Multibridge」的GAA HNS，另一方面，台積電（TSMC）仍在繼續使用FinFET。

兩種技術都是3nm可行的選擇，真正的問題應該是誰可以提供更好的工藝。

互補FET（CFET）

在Seeking Alpha文章中，有一篇評論提到CFET的密度是3 Fin FinFET單元的6倍，但這不是它的工作原理，實際上，這種比較甚至沒有任何意義。

邏輯設計由標準單元組成，標準單元的高度由金屬2間距（ metal 2 pitch M2P）乘以走線數量得出。

最近的趨勢是設計技術協同優化（DTCO），以便最大程度地減少微縮 ，在M2P減少的同時，也減少了track的數量。

在一個7.5 track cell中，每個電晶體通常具有3個Fin，而在台積電（TSMC）7納米和三星電子的5納米，track cell已經過渡到6個，因此每個電晶體的Fin減少到了2個。

為了維持驅動電流，Fin通常更高並且以其他方式被優化。

隨著行業轉移到5個 track cell，每個電晶體的Fin將進一步減少到1。

圖三

目前CFET還是正在開發當中，這將作為HNS的擴展，以實現繼續微縮的可能。

在CFET中，nFET和pFET堆疊在一起，形成不同導電類型的水平納米片。

從理論上講，CFET可以通過簡單地堆疊越來越多的層而隨時間變化，甚至可以放鬆光刻要求，但是要實現2層CFET仍然需要克服許多技術挑戰。

而且，由於從HNS到2層CFET的互連要求，密度增加了大約1.4倍至1.6倍，而不是預期的2倍。

對於相同的工藝節點，2層CFET可能比優化的FinFET提供小於2倍的密度優勢，而不是Seeking Alpha文章所說的6倍。

2019年的現狀

2019年生產中領先的邏輯工藝是英特爾的10nm工藝，三星的7nm工藝和台積電的7nm光學工藝（7FF）。

圖5比較了這三個工藝。

圖四

在圖4中，M2P是 mental 2的間距，如前所述，tracks是track的數量，單元高度是M2P x Tracks。

CPP是接觸的poly pitch ，而SDB / DDB則代表該工藝是單擴散中斷還是雙擴散中斷。

標準單元的寬度是取決於單元類型的CPP數量，然後與單元邊緣的SDB相比，DDB增加了額外的空間。

電晶體密度是基於NAND單元和Scand Flip觸發器單元以60％/ 40％權重混合而成的電晶體密度的加權平均值。

在我看來，這是比較工藝密度的最佳指標，雖然不是完美的方法，但卻使設計脫離了方程式。

2020年狀態

到2019年底，三星和台積電都開始風險試產5nm工藝，並且這兩個工藝都將於2020年投入生產。

台積電5nm在密度方面領先，台積電（TSMC）的5nm工藝的密度提高了1.84倍，而7nm卻比三星的5nm工藝高了1.33倍。

圖5將英特爾的10nm工藝與三星和台積電的5nm工藝進行了比較，因為10nm仍是英特爾在2020年密度最高的工藝。

圖五

圖5中三星的值是三星已確認的所有數字。

台積電M2P是令人難以置信的28nm，這是我們在行業中聽說的數字。

其餘數字是我們估計達到台積電所披露的密度改善目標的估計。

顯然，台積電在2020年底的工藝密度領先。

2021/2022的展望

現在情況變得更加難以預計，英特爾的7納米製程將於2021年開始以2.0倍的縮減率開始增長。

三星和台積電（TSMC）都將從2021年開始3nm風險試產。

假設Intel能夠如願推薦，他們可能會短暫地具有生產密度優勢，但是Intel的14nm和10nm工藝都已經晚了幾年。

隨著COVID 19衝擊半導體產業，尤其是美國，這使我認為英特爾在2021年的可能性變得更低。

圖6比較了2021/2022的工藝，並假設在三個季度的正負四分之一或者三分之二都可用，我認為這是一個公平的假設。

英特爾表示其密度將為10納米的2.0倍，台積電在2020-Q1電話會議上表示3納米將比5納米高70％，因此大概是1.7倍，三星表示3納米將晶粒尺寸相對於5納米減少了35％，這相當於達到約1.54倍的密度。

為了使Intel的數字正常工作，我假設有一個具有6 tracks的激進26nm M2P，一個針對FinFET和SDB的激進的47nm CPP。

對於三星，他們已經向SemiWiki公開了用於4nm的32nm M2P，我假設他們使用6 tracks cell將其保持在3nm。

對於使用GAA HNS的CPP，他們可以實現40nm和SDB。

在台積電的情況下，他們將5納米製程縮小了1.7倍，而7納米製程縮小了1.84倍，而且還碰到了一些物理限制。

由於性能原因，他們不希望CPP低於45nm，即使採用SDB，他們也必須非常積極地降低單元高度。

通過實施掩埋式電源軌（buried power rail，BPR），他們可以進入5track cell，BPR是一項新的困難技術，因此需要22nm的M2P。

坦率地說，這麼小的M2P會引起光刻和線路電阻方面的問題，而BPR也是激進的，因此我認為這一過程將具有極大的挑戰性，但台積電在執行方面擁有出色的業績。

圖6總結了2021/2022製程

圖六

圖6中的幾個有趣的觀察。

儘管三星是第一個加入GAA的公司，但我們認為它們的工藝密度最小，而台積電和英特爾都將使用FinFET來提高工藝密度。

三星可能做得比我們預期的要好，但我認為它們不會接近台積電的密度。

另一個關鍵點是，儘管英特爾正在將其7nm縮小到的2.0倍，但在大致相同的時間，台積電正在將5nm縮小到7nm的1.84倍，將3nm縮小至5nm的1.7倍。

坦率地說，我驚訝的是，台積電從5nm到3nm的密度提高了1.7倍，我期待的像是1.44倍，而5 tracks cell和22nm M2P相當激進。

我認為Seeking Alpha表征台積電的3納米縮小1.7倍是令人失望的，但它錯過了在1.84倍之上達到1.7倍的要點，而且這種組合遠遠超出了其他任何人所能做的。

2021/2022之後的下一步我希望英特爾和台積電都採用HNS sheets，而三星將生產第二代HNS。

緊隨其後的是，這三家公司將在2024/2025年左右建立CFET。

所有這些已確認的數字和預測都來自 IC Knowledg–戰略成本和價格模型。

戰略成本和價格模型不僅是公司特定的邏輯和存儲技術到2020年代中後期的路線圖，還是一個成本和價格模型，可產生詳細的成本預測以及材料和設備要求。

結論

台積電今年在其5納米製程密度上處於領先地位。

至於英特爾能否領先，則取決於他們的7納米製程與台積電3納米製程的發布時間，屆時英特爾有可能會暫時奪回製程密度領先優勢，但相信台積電將通過其3納米製程快速通過它們，道是。

每平方毫米超過3億個電晶體！

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