三星：3nm工藝明年完成，性能大增

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儘管日本嚴格管制半導體材料多少都會影響三星的晶片、面板研發、生產，但是上周三星依然在日本舉行了「三星晶圓代工論壇」SFF會議，公布了旗下新一代工藝的進展，其中3nm工藝明年就完成開發了。

三星在10nm、7nm及5nm節點的進度都會比台積電要晚一些，導致台積電幾乎包攬了目前的7nm晶片訂單，三星只搶到IBM、NVIDIA及高通部分訂單。

不過三星已經把目標放在了未來的3nm工藝上，預計2021年量產。

在3nm節點，三星將從FinFET電晶體轉向GAA環繞柵極電晶體工藝，其中3nm工藝使用的是第一代GAA電晶體，官方稱之為3GAE工藝。

根據官方所說，基於全新的GAA電晶體結構，三星通過使用納米片設備製造出了MBCFET（Multi-Bridge-Channel FET，多橋-通道場效應管），該技術可以顯著增強電晶體性能，主要取代FinFET電晶體技術。

此外，MBCFET技術還能兼容現有的FinFET製造工藝的技術及設備，從而加速工藝開發及生產。

在這次的日本SFF會議上，三星還公布了3nm工藝的具體指標，與現在的7nm工藝相比，3nm工藝可將核心面積減少45%，功耗降低50%，性能提升35%。

在工藝進度上，三星今年4月份已經在韓國華城的S3 Line工廠生產7nm晶片，今年內完成4nm工藝開發，2020年完成3nm工藝開發。

三星為什麼要用GAA？

Gate-All-Around ，也就是環繞式柵極技術，簡稱為 GAA 橫向電晶體技術，也可以被稱為 GAAFET。

這項技術的特點是實現了柵極對溝道的四面包裹，源極和漏極不再和基底接觸，而是利用線狀（可以理解為棍狀）或者平板狀、片狀等多個源極和漏極橫向垂直於柵極分布後，實現 MOSFET 的基本結構和功能。

這樣設計在很大程度上解決了柵極間距尺寸減小後帶來的各種問題，包括電容效應等，再加上溝道被柵極四面包裹，因此溝道電流也比 FinFET 的三面包裹更為順暢。

在應用了 GAA 技術後，業內估計基本上可以解決 3nm 乃至以下尺寸的半導體製造問題。

作為一款新技術，各家廠商都有自己的方案。

目前已知的幾種不同形態的 GAA 鰭片結構分別包括：

● 比較常見的納米線技術，也就是穿透柵極的鰭片採用圓柱或者方形截面；

● 板片狀結構多路橋接鰭片，穿透柵極的鰭片被設計成水平板狀或者水平橢圓柱狀（長軸和基地平行）截面；

● 六角形截面納米線技術，顧名思義，納米線的截面是六邊形；

● 納米環技術，穿透柵極的鰭片採用環形方案。

而三星對外宣稱的 GAA 技術英文名為 Multi-Bridge ChannelFET，縮寫為 MBCFET，實際上就是板片狀結構多路橋接鰭片。

三星對此作出的解釋是，目前主流的納米線 GAA 技術，溝道寬度較小，因此往往只能用於低功率設計，並且製造難度比較高，因此三星沒有採用這種方案。

並且三星認為 FinFET 在 5nm 和 4nm 工藝節點上都依舊有效，因此在 3nm 時代三星才開始使用新的 MBCFET 技術。

根據外媒報導，三星今年年中於美國加州所舉辦的晶圓製造論壇（Samsung Foundry Forum）宣布，目前三星正在開發一項名為「環繞閘極」（gate all around，GAA）的技術，這個被稱為當前FinFET 技術進化版的生產技術，能夠對晶片核心的電晶體進行重新設計和改造，使其更小更快。

三星指出，預計2021 年透過這項技術所推出的3 奈米製程技術，將能使得三星在先進位程方面與台積電及英特爾進行抗衡，甚至超越。

而且，能夠解決晶片製造縮小過程中所帶來的工程難題，以延續摩爾定律的持續發展。

按照國際商業戰略諮詢公司（International Business Strategies）執行長Handel Jones 表示，目前三星正透過強大的材料研究讓晶圓製造技術獲得發展。

而在GAA 的技術發展，三星大約領先台積電一年，英特爾封面則落後三星2~3 年。

三星也強調，GAA 技術的發展能夠期待未來有更好的圖形技術，人工智慧及其他運算的進步，以確保未來包括智慧型手機、手錶、汽車、以及智慧家庭產品都能夠有更好的效能。

而從三星的介紹來看，GAA 技術有可能根據鰭片尺寸和形態的不同，面向不同的客戶。

三星指出，垂直於柵極的納米線或者納米片的形態將是影響最終產品功率和性能特徵的關鍵指標，納米片和納米線的寬度越寬，那麼溝道尺寸和面積就越大，相應的性能越好，功率表現就越出色。

三星在其 PDK 設計中提供了四種不同的方案，可以在一個晶片中不同地區使用，也可以直接使用於製造整個晶片。

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