台積電明年4月份試產5nm EUV工藝:投資250億美元,設計費也大漲 ……
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隨著聯電及GF相繼宣布停止14nm及7nm以下工藝的研發、投資,全球能夠研發、投資7nm及以下工藝的半導體公司就剩下台積電、三星及英特爾了,其中英特爾的進度最慢,10nm工藝明年才能量產,台積電今年則量產了7nm工藝的蘋果A12及華為麒麟980處理器。
在7nm及以下節點上,台積電的進展是最快的,今年量產7nm不說,最快明年4月份就要試產5nm
EUV工藝了,不過這個節點的投資花費也是驚人的,台積電投資250億美元建廠,5nm晶片設計費用也要比7nm工藝提升50%。
在7nm之後,台積電將衝刺5nm工藝,為此台積電將投資250億美元在台灣南科建設新的5nm晶圓廠Fab 18。
根據台積電之前公布的進度,5nm工藝量產時間,目標是2020年量產,進度順利的話則是2019年底。
日前台積電更新了5nm工藝的進展,提出明年4月份即可風險試產5nm EUV工藝,這一節點的意義不僅僅是5nm工藝,還是台積電第二代EUV工藝。
在第二代7nm節點上台積電首次使用EUV工藝(N7+),不過這時候還只能處理4層光罩,5nm EUV工藝則會提升到14層。
台積電指出,基於ARM的Cortex-A72核心,5nm EUV工藝能夠帶來14.7%-17.1%的速度提升,1.8到1.86倍密度提升,而N7+工藝則會帶來6-12%的能效提升、20%的密度提升,不過台積電沒有提到N7+的性能提升。
台積電已經與Cadence等四家EDA合作夥伴達成了合作,提供後端設計的在線服務。
目前5nm工藝的設計工作現在就可以開始,但是到11月份絕大多數EDA工藝才能達到0.9版的水平。
此外,許多IP模塊也開始支持5nm工藝了,但是PCIe 4.0、USB 3.1之類的IP模塊要到明年6月份才能支持。
台積電5nm工藝明年4月份試產是個好消息,但從另一方面來看更先進的工藝帶來的成本也在水漲船高,台積電在5nm節點投資高達250億美元不說,5nm晶片的設計及IP授權費用也達到了2到2.5億美元,比7nm節點1.5億美元的費用大漲50%以上——這些數據是EETasisa報導的,實際上在不同的統計口徑中,設計先進工藝的晶片費用不等,之前就有消息稱7nm節點的晶片研發測試費用就高達3億美元了。
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