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台積電：將於明年初試產5nm EUV工藝

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在今年4月份第一代7nm製程工藝投入量產後，台積電已經將野心放在了5nm製程上。

原本有消息稱5nm晶片最早將在2020年進入試產階段，但現在台積電將這一時間提前了一年，計劃在2019年4月進行5nm EUV的風險性試產。

一切順利的話，將會在2020年開始正式量產。

之所以台積電提前一年進行5nm EUV工藝的風險性試產，得益於其在今年1月份新建的5nm晶圓廠。

與現在正式量產的7nm EVU工藝相比，5nm EUV工藝在將晶片面積縮小45%的情況下，還能在同功率下提供15%的頻率並降低20%的功耗。

同時，台積電用於5nm製程工藝的EDA設計工具將會在今年11月才能就緒，屆時應該會有不少客戶開始設計5nm製程的晶片。

而隨著半導體越來越小的製程演進，未來廠商開發性工藝的成本將大幅度提升。

按照台積電之前透露的消息來看，5nm的設計成本將會是7nm的1.5倍左右，也就是需要2.5億美元左右。

最後，台積電還公布了第二代7nm工藝（CLNFF+/N7+）。

不過台積電並未具體說明第二代7nm工藝相比第一代7nm工藝性能上的差距，只是表示在同樣的封裝晶片面積的基礎上，前者的電晶體密度要比後者高上20%，同頻率下功率最高可降低12%。

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