台積電7nm領先全球，5nm也在同步推進！

半導體設備業者透露，三星導入7納米製程進度不如預期，恐無法如原先規劃在明年量產，反觀台積電7納米將於明年第1季進行風險性試產，良率在既定進度內前進，預定明年第4季投片，2018年起貢獻營收。

以製程進度分析，台積電可望在2017年和2018年，相繼靠著10納米及7納米，稱霸全球半導體市場，並拉開和三星及英特爾二大強敵差距。

台積電內部將7納米視為與英特爾和三星最重要的戰役，尤其英特爾已和安謀（ARM）簽署授權協議，將採用安謀的架構，在10納米製程提供代工服務，與台積電正面交鋒，更讓台積電不敢稍有懈怠。

三星在蘋果A10處理器代工訂單全被台積電吃下之後，決定捲土重來，將重心押在7納米，並且決定提前在7納米導入由愛司摩爾（ASML）開發最新EUV（極紫外光）微影設備，用在半導體量產製程。

三星原預估，明年上半年裝設完成並進行7納米量產，不過，半導體設備商透露，三星7納米研發進度嚴重落後，明年接單難度甚高。

相較之下，台積電因有10納米製程掌握蘋果、聯發科及海思等重要客戶導入的優勢，且7納米在電晶體反應速度和功能及功能等表現，比10納米更優越，讓台積電一線大客戶，甚至包括原本在三星投片的高通，也將大單轉回台積電，凸顯台積電在7納米獲國際大廠肯定。

台積電共同執行長暨總經理劉德音先前透露，台積電10納米製程預計本季到明年第1季量產；7納米預定明年第1季進行風險性試產。

台積電預估，7納米將於2018年第1季貢獻營收，可望領先全球成為首家提供7納米製程代工的晶圓廠。

此外，台積電5納米製程也正如火如茶進行研發，並編列近400人研發團隊，投入更先進的3納米製程研發，並朝1納米製程邁進，展現台積電超車英特爾之後，持續拉大領先距離的企圖心。

至於其他競爭對手的具體情況。

在7nm節點上，Intel表態很謹慎，14nm及10nm工藝都要戰三代，7nm工藝要等到2020年了。

三星就激進多了，三星前不久巨資購入了EUV光刻機，希望在明年開始試產7nm工藝。

IBM、GF去年率先公布了7nm工藝的突破進展

除了這三家公司之外，還有一家公司不容忽視——從AMD半導體業務剝離出來的GlobalFoundries(格羅方德)公司，雖然被稱為AMD的GF，但他們現在已經跟AMD沒多大關係了，AMD的股份已經全都出手了，雙方現在更像是一般的代工合作夥伴關係。

GlobalFoundries此前在半導體工藝上走的磕磕絆絆，但在14nm節點果斷放棄自研工藝轉而選擇了三星14nm FinFET授權，現在已經走上正規了，不過他們顯然不會甘心於此，2014年收購了IBM公司的晶圓廠業務——他們沒花錢，反倒是IBM補貼了15億美元。

GlobalFoundries在這次收購中獲得了大量有經驗的員工，這對推動新工藝研發很有幫助。

去年7月份，GlobalFoundries聯合IBM、三星及紐約州立大學率先推出了7nm工藝，他們也要在新一代工藝上保持領先了。

日前GlobalFoundries公司CTO。

高級副總Gary Patton透露了他們的7nm工藝進展，表示已經激進地縮減了新工藝的柵極間距(pitch，衡量工藝水平的關鍵指標之一，數值越小越好)。

Patton表示他們在紐約州馬爾他市的晶圓廠正在量產14nm工藝，這為他們開發更先進的工藝奠定了基礎。

對於7nm，Patton聲稱即便沒有EUV工藝，他們的新工藝也能降低晶圓成本。

按照Patton的預計，EUV工藝預計會在2020年量產，2018/2019年可能會少量生產。

7nm電晶體是物理極限？

我們知道，晶片的製造工藝常常用90nm、65nm、40nm、28nm、22nm、14nm來表示，比如Intel最新的六代酷睿系列CPU就採用Intel自家的14nm製造工藝。

現在的CPU內集成了以億為單位的電晶體，這種電晶體由源極、漏極和位於他們之間的柵極所組成，電流從源極流入漏極，柵極則起到控制電流通斷的作用。

而所謂的XX nm其實指的是，CPU的上形成的互補氧化物金屬半導體場效應電晶體柵極的寬度，也被稱為柵長。

柵長越短，則可以在相同尺寸的矽片上集成更多的電晶體——Intel曾經宣稱將柵長從130nm減小到90nm時，電晶體所占得面積將減小一半；在晶片電晶體集成度相當的情況下，使用更先進的製造工藝，晶片的面積和功耗就越小，成本也越低。

柵長可以分為光刻柵長和實際柵長，光刻柵長則是由光刻技術所決定的。

由於在光刻中光存在衍射現象以及晶片製造中還要經歷離子注入、蝕刻、等離子沖洗、熱處理等步驟，因此會導致光刻柵長和實際柵長不一致的情況。

另外，同樣的製程工藝下，實際柵長也會不一樣，比如雖然三星也推出了14nm製程工藝的晶片，但其晶片的實際柵長和Intel的14nm製程晶片的實際柵長依然有一定差距。

正是因為縮短電晶體柵極的長度可以使CPU集成更多的電晶體或者有效減少電晶體的面積和功耗，並削減CPU的矽片成本。

因此，CPU生產廠商不遺餘力地減小電晶體柵極寬度，以提高在單位面積上所集成的電晶體數量。

不過這種做法也會使電子移動的距離縮短，容易導致電晶體內部電子自發通過電晶體通道的矽底板進行的從負極流向正極的運動，也就是漏電。

而且隨著晶片中電晶體數量增加，原本僅數個原子層厚的二氧化矽絕緣層會變得更薄進而導致泄漏更多電子，隨後泄漏的電流又增加了晶片額外的功耗。

為了解決漏電問題，Intel、IBM等公司可謂八仙過海，各顯神通。

比如Intel在其製造工藝中融合了高介電薄膜和金屬門集成電路以解決漏電問題；IBM開發出SOI技術——在在源極和漏極埋下一層強電介質膜來解決漏電問題；此外，還有鰭式場效電晶體技術——藉由增加絕緣層的表面積來增加電容值，降低漏電流以達到防止發生電子躍遷的目的......

上述做法在柵長大於7nm的時候一定程度上能有效解決漏電問題。

不過，在採用現有晶片材料的基礎上，電晶體柵長一旦低於7nm，電晶體中的電子就很容易產生隧穿效應，為晶片的製造帶來巨大的挑戰。

針對這一問題，尋找新的材料來替代矽製作7nm以下的電晶體則是一個有效的解決之法。

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