5年內進入3納米，台積電真能做到嗎？

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台灣科技部長陳良基9日表示，半導體為產業競爭力核心，台積電10納米製程已進入量產，2年後將進入7納米，不到5年將進入3納米、2納米，屆時將面臨物理極限，必須要透過基礎研究突破。

陳良基在行政院新首長上任聯合記者會上表示，上任後將推動3件工作，第一支援學術研究；第二提振與推動產業技術創新，將相關技術透過研究轉化成產業產品；第三建置國內相關科技研究環境，支持及維運科學園區發展。

他強調，負責科研獎助的科技部並非冷門單位，他所提供的研究是與民眾未來切身相關的產品，例如目前手機上的虛擬實境與未來的人工智慧技術。

科技研究對台灣非常重要，陳良基說，他對自己立下使命標竿，期持續以科技研究創造台灣的價值，也期盼於任內首先要連結學界研發成果與科技業界緊密結合，持續打底基礎研究。

以台積電為例，10納米製程已進入量產，2年後將進入7納米，不到5年將進入3納米、2納米，屆時將面臨物理極限，須透過基礎研究突破。

除半導體外，其他業界也需要基礎研究支撐，科技部未來將結合學術界、產業界，共同推動產學聯盟，期每年組成5－10個產學聯盟。

台積電百人團隊投入3nm

去年下半年，台積電共同CEO劉德音首次透露了3nm製程的進度，他表示，目前組織了300~400人的團隊研發中。

根據規劃， 台積電的10nm、7nm都會用上EUV極紫外光刻技術，更遙遠的5nm也會如此，而且還會加入新的多重電子束技術(multipe e-beam)。

這兩年業界在進入FinFET時代之後速度有所放慢，Intel的14nm製程延期一兩年，直接導致他們放棄了Tick-Tock戰略。

Intel最初對製程進展的時間表還很樂觀，上面這張前幾年的路線圖中，10nm製程預計在2015年之後量產，但實際上是在明年下半年，延期了差不多2年，後面的7nm製程尚未公布具體量產時間，5nm等製程就更不用說了。

因為就物理原理而言，7納米的電晶體堪稱物理極限，一旦電晶體的大小低於這一數字，電晶體之間就會產生所謂「量子隧穿」效應，使數據的交換紊亂，為晶片製造帶來巨大挑戰。

也體了現在台積電深厚的技術底蘊。

今年年底量產的10nm工藝上台積電就使用了EUV極紫外光刻技術，再往後的7nm、5nm也會採用這一技術，其中5nm還將使用多重電子束技術，以解決以上的物理難關。

目前的情況是，包括Intel、TSMC、三星在內，他們的10nm製程早已研發完畢，已經在準備量產。

下下代的7nm製程已經在規劃中了，技術研發也差不多了，已經準備在明年開始流片。

再具體一些，TSMC公司聯席CEO劉德音之前透露了該公司的製程路線圖——2017年Q1正式量產，7nm製程投產也在計劃中。

至於更先進的5nm製程，目前還在積極規劃，而3nm製程也組建了300-400人的團隊在攻關了。

如果沒記錯的話，這應該是首次有半導體公司提到3nm製程進展，此前見諸報導中最多提到5nm製程，3nm製程鮮有人提及——話說連廠商現在也不能保證3nm製程到底何時推出吧，從5nm進展來看，小編估計至少是2025-2030年的事了。

技術面臨的挑戰

但那麼先進的製程，會面臨多方面的挑戰，首先就是來自材料本身的極限。

產業顧問機構IC Knowledge總裁Scotten Jones認為，納米節點將在2019年開始在某些製程步驟採用EUV技術，或許仍得採用某種形式的FinFET電晶體；至於再往下到3.5納米節點，將會進展至採用水平納米線(horizontal nanowire)，而該節點應該會是經典半導體製程微縮的終點；其後2.5納米節點堆棧n型與p型納米線，可望在2025年將電晶體密度增加60~70 %。

而EUV光刻機也是一大障礙。

Globalfoundries技術長Gary Patton在2016年10月來台與本地媒體分享該公司最新技術與策略方向時則表示，他預期EUV微影技術要到2019年才會邁入成熟，而Globalfoundries在該時間點之前就會量產的7納米製程應該不會採用該技術。

市場研究機構Semiconductor Advisors的分析師Robert Maire認為：「EUV微影真正開始量產應該是會在2020年；」他指出，台積電(TSMC)已經宣布了將在5納米節點採用EUV微影的計劃；而英特爾則可能會在7納米採用EUV微影，與台積電的5納米節點量產時程相當， 時程預計是在2019年。

Patton表示，人工智慧、雲端運算、高速通訊等應用，目前最尖端的3D電晶體FinFET製程是理想選擇，目前該技術進入14納米節點量產、已經成熟而且對高階應用有價值；至於對運算性能要求較低、也以較低功率運作的各種嵌入式裝置，例如物聯網設備，其實就不一定要用到最尖端的FinFET製程，否則並不符合成本效益。

GlobalFoundries提供的其他技術選項是全空乏絕緣上覆矽(Fully depleted silicon-on-insulator，FD-SOI)製程；Patton指出，該公司準備在2017年量產的22納米FD-SOI製程，在成本上與成熟的28納米平面電晶體製程相當，但能達到類似FinFET製程的性能，而且功耗更低、 封裝尺寸更小，也更適合與RF組件的整合。

在封裝技術方面，Patton表示在過去一年來，Globalfoundries看到2.5D與3D晶片堆棧的客戶需求有大幅成長的趨勢；目前該公司可提供應用於32~22納米深度溝槽式晶圓的「智能中介層」(interposer)，具備去耦電容，能支持低功率應用的晶片堆棧。

在晶片堆棧技術方面，台灣半導體產業協會(TSIA)理事長、鈺創科技董事長盧超群表示，過去15年來IC產業已經達成了「類似以微觀建築技術造高樓」的突破，發明3D甚至超越3D的異質性晶粒排列或堆棧方法；再加上半導體廠商在晶圓級封裝技術(WLP)上的研發成果──例如台積電的整合型扇出(Integrated Fan-out，Info)與整合型扇出-封裝內建封裝技術(InFO-PoP)。

將IC製造與封測一體化，是工藝前進的保證，也會是讓摩爾定律延續更長壽命的關鍵。

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