台積電公布最新技術藍圖：5nm明年試產 2nm以下工藝取得進展

來源：EETIMES，東方IC

最近在美國加州聖克拉拉舉辦的第24屆年度技術研討會上，台積電在場公布了一份最新的技術藍圖。

台積電是全球第一大晶圓代工廠商，所以，台積電規劃的這份技術發展藍圖，顯然也就有被他人了解的價值和意義。

在美國加州聖克拉拉舉辦的第24屆年度技術研討會上，台積電當場宣布7nm工藝已進入量產，在2019年初將投產EUV（極紫外光刻機）版的7nm+工藝。

另外，台積電在會上還公布了5nm工藝節點的首個時間表，以及數種新的封裝技術方案。

台積電會繼續將功耗低、漏電低的製程工藝技術推向在行業中更為主流的22/12nm工藝節點，並為客戶提供多種且特殊的製程工藝以及一系列的嵌入式存儲方案；與此同時，台積電也在積極地探索未來的電晶體結構與原材料。

從總體上看來，預計台積電在2018年可生產出1200萬片晶圓，台積電的研發開支和資本開支均比以往有所增長；同樣是在2018年，台積電設在南京的一座晶圓工廠開始量產16nm FinFET製程工藝。

不過，有一個不好的消息是，就台積電而言，新的製程節點為自身帶來的收益趨於更加薄弱；新的常態是，台積電研發並推出新的製程工藝節點，主要是為持續提升晶片的性能、降低晶片的功耗（功耗下降的幅度通常在10%-20%之間）。

這對整個晶圓代工行業來說，新的封裝技術與特殊的製程越來越重要。

台積電已開始投入量產7nm工藝，業界預計2018年會有50個以上的設計案投片，包括CPU、GPU、人工智慧加速器晶片、加密貨幣挖礦專用晶片ASIC、網絡路晶片、遊戲機晶片、 5G晶片和車用晶片等。

台積電預計在2019上半年開始對5nm製程進行風險試產，該製程將最先用於手機與高性能的運算晶片；與台積電當前已量產的7nm工藝相比較，5nm工藝節點的密度可達1.8倍，可降低功耗20%左右，在速度上大約提升15%。

市場研究機構The Linley Group的分析師Mike Demler表示：「沒有EUV，他們就無法提供與過去節點相同的微縮優勢。

如果你看7nm+製程，號稱比7nm製程再微縮20%，因此EUV還是更接近傳統摩爾定律微縮水準所需的，而7nm到5nm節點的微縮效果只會更糟。

」

台積電明顯有能力在2019年初開始量產EUV版的7nm+工藝，台積電現有的系統在2018年4月里以250W維持生產了數周的時間，預期2019年可達到300W，這是量產時所需的功率水準。

不過要維持每日平均145W的功率，台積電仍需努力。

台積電的研發副總經理米玉傑就此表態：「生產量正朝向滿足量產所需發展。

」除了透露在功率以及生產量方面的進步，米玉傑還表示，儘管仍超出三分之一，光阻劑量的減少幅度也朝著台積電在2019年第1季度量產的目標邁進；此外EUV光源的光罩護膜的穿透率目前達到83%，2019年應該可以達到90%。

米玉傑以數個案例為證明並表示，EUV光刻機可持續提供比浸潤式步進機更佳的關鍵尺寸均勻度；台積電預期會同時在7nm+工藝以及5nm工藝節點的多個層採用EUV光刻機，並將在工廠中積極安裝ASML的NXE3400微影設備。

由此不難得出，台積電的EUV製程工藝量產計劃與三星的量產時程相差僅在半年以內。

三星已經表示將於2018年就導入EUV量產，而台積電與三星的EUV量產時程差距，其實尚不足以讓蘋果、高通等大客戶更換代工廠商；市場研究機構VLSI Research的執行長G. Dan Hutcheson表示，三星的EUV量產比起台積電只有幾個月的領先，這在長期看來是微不足道的。

台積電的5nm工藝節點，目前正處於萌芽的階段，預計在2018年6月會釋出0.5版的EDA流程，在2018年7月則推出0.5版的設計工具套件；該工藝節點還有許多的IP功能區塊要到2019年才會完成驗證，這包括PCIe 4.0、DDR4以及USB 3.1介面。

台積電所設定的目標是，2019年讓10/7nm工藝節點的產量比當前增長3倍，達到年產110萬片晶圓的目標；台積電的Fab 18工廠已經在台南科學園區興建中，2020年可望開始量產5nm工藝。

台積電已為GPU與其他處理器開發出了CoWoS 2.5D封裝技術，還有適用於智慧型手機晶片的晶圓級扇出式封裝InFO。

台積電除了繼續推廣這兩種技術外，還將新增另外的封裝技術方案。

自2019年初開始，CoWoS技術將提供具備倍縮光罩兩倍尺寸的矽中介層選項，而具備130μm凸塊間距的版本將在2018年通過品質認證。

InFO技術則會有四種衍生技術，其中存儲基板應用的InFO-MS，將在1x倍縮光罩的基板上封裝系統級晶片SoC與HBM，具備2x2μm的重分布層，將在2018年9月通過驗證。

InFO-oS有著與DRAM內存晶片更匹配的背向RDL間距，且已經準備就緒；一種名為MUST的多堆疊選項，將1-2顆晶片放在另一顆比較大的晶片頂部，然後以位於堆疊底部的矽中介層來連結。

最後還有一種InFO-AIP便是封裝天線技術，可將外觀尺寸縮小10%，天線增益提高40%，主要用於5G基帶晶片的前端模組。

市場研究機構TechSearch International的總裁暨資深封裝技術分析師Jan Vardaman表示：「InFO是重要的平台，台積電的以PoP形式整合存儲器與基帶/數據機的InFO封裝令人印象深刻──高度較低、尺寸較小而且性能更佳；基板上InFO技術則會在市場上大受歡迎，因為2微米線寬與間距適合多種應用。

」

台積電還發布了兩種全新的封裝技術方案選項。

其中在2018年4月底問世的wafer-on-wafer封裝直接以打線堆疊三顆裸晶，不過使用者還需要確定在EDA流程是否支持這種打線技術；該技術還將在2018年6月推出支持EMI的版本。

最後台積電還大略描述了一種被稱為「整合晶片系統（system-on-integrated-chips）」的技術，採用10nm以下的互連以連結兩顆裸晶，但技術細節還要到2019年才能夠透露；該技術瞄準的應用從移動通訊到高性能的運算晶片，而且能連結採用不同的製程節點所生產的裸晶，業者揣測這應該是某種形式的系統級封裝技術方案。

一位分析師在台積電技術研討會的休息時段說了這樣一句話：「日月光一直是封裝技術領域的領頭羊，但現在我不得不說，其實台積電才是封裝技術領域裡的第一名。

」

在台積電的營收中，有三分之一以上的收入來自於28nm以上工藝節點。

當然，台積電自然就有比7/5nm工藝節點落後一至多個世代的製程工藝。

比如，台積電正在研發22nm平面製程與12nm FinFET製程的超低功耗與超低漏電版本，可與格羅方德、三星的FD-SOI製程相抗衡。

新版本的22nm製程採用28nm的設計規則，提供10%的光學微縮與速度增益，降低20%的功耗，該製程與相關的IP將於2018年底準備就緒，瞄準的是先進的MCU、物聯網與5G毫米波晶片等應用。

12nm版本的低功耗、低漏電製程則採用FinFET架構以及更小巧的單元庫，可提供比台積電的16FFC製程高16%的速度，高速Serdes等少數幾個IP則要到2019年才能問世。

又比如，在存儲器方面，40nm的f電阻式RAM已經準備好取代物聯網晶片中的快閃記憶體，只需要添加兩層光罩，並支持10年的儲存時間以及1萬次讀寫周期。

將於2018年問世的22nm嵌入式MRAM支持高於快快閃記憶體儲的速度和更長的儲存期限，所面向的應用範圍包括汽車、手機、高性能的運算等設計；該技術到目前為止在測試晶片上均有很高的良率。

再比如，台積電還提供小型化的微機電系統MEMS製程，預期在2018年秋天可提供整合10V與650V驅動器的矽基氮化鎵（GaN-on-silicon）製程，2019年則可完成蜂窩通訊功率放大器採用的100V D-HEMT製程驗證。

台積電也具備車用16FFC製程的驗證EDA流程以及IP，2018年底底可提供7nm車用製程，2019年第二季通過完整認證。

台積電正在研究適合2nm以下製程節點的電晶體所需的堆疊納米線，並在納米片設計上取得了進展，號稱能支持比FinFET更佳的靜電特性，而且可以藉由調整元件寬度達到功耗與性能的最佳化。

台積電認為鍺具有替代矽的潛力，因為，在相同的速度下功耗更低；台積電已經在與CMOS相容之介電質中利用該材料，達到了創紀錄的低接觸電阻。

台積電也正在研究各種2D後段材料，包括具備原子級光滑表面的二硫化鉬。

台積電也在實驗新的方法來放大銅晶粒，從而降低互連中的電阻；台積電正在研發選擇性介電質上介電質沉積製程，以實現銅通孔的的自動對準。

在存儲器技術方面，22nm以下工藝節點的嵌入式MRAM技術是台積電的重點研發項目之一，有可能具備替代性磁結構；在40nm以下電阻式隨機存取存儲器部方面，高密度的縱橫閂被視為具能源效益的方案，特別是應用於人工智慧加速晶片。

在製程自動化部份，台積電正採用機器學習技術系統化分析大量晶圓製程資料，並已經針對特定工具與產品調整了製程參數。

台積電現在有著超過5萬種的製程參數與上千萬的製程管製圖資料庫。

台積電將如何把機器學習運用於自動化任務，以及將運用於何種產品線上，目前外界對此並不清楚。

台積電南京晶圓工廠

最後需要簡單一提的是台積電設在南京的那座晶圓工廠。

台積電南京晶圓工廠比原計劃提前了數個月開始量產，該工廠投入量產的是16nm FinFET製程工藝。

待台積電南京工廠完全建成並投入運營後，每月可生產8萬片晶圓。