台積電將向5nm晶片工藝進軍，5nm的定義究竟是什麼？

2020-09-09

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近日，據路透社報導，晶圓代工龍頭台積電錶示，預計將在5nm節點技術上投資250億美元。

而該製成節點也將會是台積電第 2 個採用 EUV 技術的製程節點。

那麼台積電5nm的應用主要對象是誰？要知道5nm的主要應用對象，就得先搞清5nm的定義究竟是什麼？

5nm的定義究竟是什麼？

實事求是的說，目前關於5nm的定義究竟是什麼仍然成迷。

因為，關於工藝節點的命名方法和定義仍然是模糊的。

在對16nm/14nm的規格上代工廠商們的定義還是有出入的，所以我們才會看到，三星14nm LPP>台積電16nm FF+>三星14nm FinFET>台積電20nm。

同樣的情形也可能發生在10nm和7nm上，但到5nm節點名稱可能會變得無關緊要了。

根據摩爾定律，每次節點的更替都是關鍵的電晶體規模尺寸縮小為原來的0.7倍或0.8倍，大約相當於電晶體密度翻倍。

所以到了5nm時需要一個更有潛力的電晶體形式，晶片製造商們希望能夠遵循由摩爾定律闡明的傳統的電晶體縮放比例。

在確定5nm節點規格上，使用的方法是參考英特爾14nm工藝規格並採取縮放0.7或0.8倍的方法。

據Intel的報告顯示：Intel公司提出的下一代電晶體結構是納米線FET，這是一種電晶體的一面讓柵包圍的finFET。

Intel的納米線FET有時被稱為環柵FET，並己被國際工藝路線圖ITRS定義為可實現5nm的工藝技術。

台積電的5nm它的應用主要對象是誰？

Intel公司的報告似乎傳遞出一個信號，5nm可能有希望實現，或者已經在其工藝路線圖中採用了新的電晶體結構。

但在5納米時，許多技術上的挑戰，導致成本之高，讓人們無法預計。

此外，圖形曝光技術是5nm節點面臨的一個挑戰；對5nm工藝而言，採用EUV（超紫外光刻技術）技術的成本更低。

在5納米的競爭中，不甘落後的台積電錶示，預計將在5nm節點技術上投資250億美元；將在 2019 上半年展開風險試產，並且以手機與高性能運算晶片應用為主要對象。

相較於第一版不採用EUV的7納米製程，5nm節點的密度號稱可達1.8倍，不過功耗預期只降低20%、速度約增加15%，採用極低閾值電壓(Extremely Low Threshold Voltage， ELTV)技術則或許能提升25%；台積電並未提供ELTV技術的細節。

寫在最後

從加利福尼亞技術學院Carver Mead教授將摩爾的預見性理論概括為摩爾定律至今已過去整整40年，近年來電晶體尺寸越來越小，晶片製作難度逐漸增加，摩爾定律何時失效使得人們憂慮。

但物有本末，事有終始，半導體工藝終究會遇到難以跨越的障礙，到了那個時候，新的技術節點就再也不會出現了。

儘管依靠龐大的人才和資金支持，不斷有新材料、新工藝和新結構出現，使得半導體工藝度過了許多看似不可逾越的難關，但5nm必須具備一定的成本優勢，否則，實現5納米並沒有多大意義。

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