如果美國限制晶片出口，全球半導體行業應該怎麼辦？

本文出處：有沒有（非凡創芯力）

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美國商務部工業安全署(BIS)在11月19日發布了一份可能是有史以來最嚴格的技術出口管制先期通知，在14個被考慮進行管制的類別中，包括了人工智慧、晶片、量子計算、機器人、臉部和聲紋識別等技術，這也被認為涉及國家安全和高端新興科技的關鍵領域。

相關徵詢意見的開始時間是從美國當地11月19日，截止時間為12月19日。

美國商務部和其他機構的審查，將根據徵詢到的意見進行評估，從而更新出口管制清單。

很多中國高科技公司便對號入座式地擔心賴以生存的系統單晶片(System on a Chip，SoC)，因大多來自美國，而會被限制出口。

而且，這些SoC的終端產品銷至全球各地，所以受到影響的將不會只是單一國家或地區。

細看這14類技術出口管制清單，與半導體產業相關的材料、裝備、作業系統與軟體等技術產品，並未列入管制範疇。

而SoC主要是以中央處理器(CPU) 或是微控制器(MCU)為大宗，只要列表中的管制細目能規範是特定高端用途的SoC，傷害影響就可限定在可控的範圍內。

即便如此，出口管制清單的出現，仍然警醒了高端新興科技產業的凜冬將臨，也宣告半導體產業開啟自力更生道路乃是重中之重？

1，SoC工藝技術的利弊與得失。

ACM通訊 (ACM Communications) 在線雜誌於9月份刊登了一篇來自谷歌的文章，該文章的作者出自谷歌的TPU團隊、伯克利大學退休教授、2017年圖靈獎獲得者David Patterson。

該文章引用了三個定律，仔細地審視了近幾十年半導體CPU的發展歷程，以及人工智慧晶片(AI TPU)的研究，並提出了不同的思考方向。

早在1965年，英特爾聯合創始人Gordon Moore曾經預測 (摩爾定律)，晶片中的電晶體數量每一、兩年都會增加一倍。

摩爾定律作為矽基半導體產業創新與發展的基礎之一，幾十年來，半導體行業一直遵循著摩爾定律、產品升級降價與建立經濟門檻的節奏，一步一步地往前蓬勃發展。

從而讓大眾能以相對低廉的價格享有性能更好的電子產品，人類社會飛速進入到信息與網絡時代。

同時在半導體工業界也誕生了一大批巨無霸企業，比如Intel、三星與台積電等巨頭。

然而，尺寸微縮的物理瓶頸，已陸續顯現在存儲器產品及其他各類IC產品。

2014年推出的DRAM存儲器晶片包含了80億個電晶體，而在人們的預測中即使到了2019年，帶有160億個電晶體的DRAM晶片也不會大規模生產，但根據摩爾定律的預測，四年里電晶體數量應該變成四倍多。

2010年款的英特爾至強E5處理器擁有23億個電晶體，而2016年的至強E5也只有72億個電晶體，或者說比摩爾定律預計的數值低2.5倍。

顯然，縱使半導體工藝還在進步，但它的腳步已十分緩慢。

微縮的第二個定律Dennard Scaling是一個鮮為人知，但同樣重要的觀察結果。

Robert Dennard在1974年提出，電晶體雖不斷變小，但晶片的功率密度須配合矽晶的散熱通量維持不變。

例如電晶體尺寸線性縮小兩倍，那麼同樣面積上晶片中電晶體的數量就增加為4倍。

同時，電流和電壓如果也降低了二分之一，它所使用的功率將下降4倍，這樣晶片才能在相同的頻率下維持相同的功率密度，避免溫度過高而燒毀電晶體。

Dennard Scaling在被發現的30年後結束，原因並不是因為電晶體的尺寸不再縮小，而是因為電流和電壓不能再繼續下降的同時保持可靠性了。

禍不單行的是繼續提升指令級別並行運算的方法也付諸闕如，這迫使晶片設計者只能從單核高耗能處理器轉換到多核高效率處理器。

「核爆」時代的來臨也是在預期之中。

第三個定律是由IBM著名工程師，阿姆達爾於1967年提出來的。

該定律認為，不斷增加處理器數量會導致性能提升的遞減。

阿姆達爾定律說，並行計算的理論加速受到任務順序部分的限制；如果任務的1/8是串行的，則最大加速也只比原始性能高8倍；即使任務的其餘部分很容易並行，並且架構師增加了100個處理器也是如此。

以CPU SoC晶片為例，就是將原本不同功能的IC，整合在一顆晶片中。

藉由縮小不同IC間的距離，提升晶片的計算速度，同時縮小體積。

比如Intel處理器中就包括不同功能的IC，有邏輯運算核心(Logic Core)、圖像處理器、緩存(SRAM)及北橋(North Bridge)等。

設計一顆CPU時就需要相當多的元器件間的性能取捨與技術配合，當IC晶片各自封裝時，IC與IC間的距離較遠，且各有封裝外部保護，比較不會發生交互干擾的情形。

但是，當不同功能的IC拉近距離做在一起時，就是噩夢的開始，像是通訊晶片的高頻訊號可能會影響其他功能的IC等。

靜態隨機存取存儲器(Static Random-Access Memory，SRAM)是一種置於CPU與主存間的高速緩存(Cache)，一般高效能CPU中通常有L1、L2與L3三級高速緩存。

其中L1與L2的存儲容量較小(128-512Kb)，L3的存儲容量則較大(4-8Mb)，然而卻對CPU的整體運作速度具有決定性的影響。

SRAM存儲單元的特徵尺寸面積隨著工藝演進卻無法如邏輯運算單元作等比例縮小，L3高速緩存已占到新一代CPU 40%以上的面積。

這也造成CPU SoC在性能與面積成本無法同時兼顧的情況下，必須尋找其它的解決方案。

當電晶體數量的年增率明顯的在放緩，這反映了摩爾定律的瓶頸逐漸浮現；而每平方毫米晶片面積的功耗正在增加，畢竟Dennard Scaling也結束了；因為電子的移動、機械和發熱限制，晶片設計師們充分發揮多核心的能力，但這也受到阿姆達爾定律的限制。

綜合上面的幾項限制條件下，架構師們現在普遍認為， 能顯著改進性能、價格、能耗三者平衡的唯一途徑就是特定領域的架構。

它們只適用於處理幾種特定的任務，但效率非常高。

我們也可泛稱它們是一種專用集成電路ASIC (Application Specific IC)。

人工智慧晶片(xPU)，因為智能晶片廠商的命名方式不同，如Google的TPU、華為的NPU，就很適合獨立設計來完成特定的任務。

Google的TPU就是一種專用集成電路，但它運行的程序來自TensorFlow框架下的神經網絡，驅動了Google的數據中心許多重要應用，包括圖像識別、翻譯、搜索和遊戲。

神經網絡的推理階段通常會有嚴格的響應時間要求，因為它們通常是面向用戶的應用，這降低了通用計算機所使用技術的有效性。

通過專門為神經網絡重新分配晶片計算資源，TPU在真實數據中心負載環境下效率要比通用類型的計算機高30到80倍。

AlphaGo Lee、AlphaGo Master、進化到AiphaGo Zero，也見證了TPU在效能上的快速躍升。

不只是Google，台積電與各大晶片設計大廠與代工廠，都已認為SoC不再是延續摩爾定律的主流方向。

2，系統級封裝(System in a Package，SiP)已是半導體產業的戰略高地。

系統級封裝從架構上來講，是將多種功能晶片，包括處理器、MEMS、光學器件、存儲器等功能晶片，與電阻及電容、連接器、天線等無源器件集成在一個封裝內，形成一個系統或者子系統，從而實現一個基本完整的功能。

與SoC(片上系統)不同的是，系統級封裝是採用不同晶片進行並排或疊加的封裝方式，而SoC則是高度集成的晶片產品。

從封裝發展的角度來看，因電子產品在體積、處理速度或電性特性各方面的需求考慮下，SoC曾經被確立為未來電子產品設計的關鍵與發展方向。

但隨著近年來SoC的生產成本越來越高，集成不同元器件的設計限制多且困難度極高，頻頻遭遇技術障礙，造成SoC的發展面臨瓶頸，進而使SiP的發展越來越被業界重視。

然而，絕對不可從封裝的立場出發來看SiP。

要視SiP是摩爾定律的延伸，透過先進的封裝概念，從而使系統能顯著改進性能、價格與能耗三者平衡的重要途徑。

換句話說，SiP是系統設計端與晶片設計端的無縫集成，將一個先進的系統或子系統的架構，全部或大部份電子功能配置在集成基板內，而晶片以2D、2.5D、3D的方式，有機地接合到集成基板的封裝方式。

SiP包括了多晶片模塊(Multi-chip Module；MCM)技術、多晶片封裝(Multi-chip Package；MCP)技術、晶片堆棧(Stack Die)、封裝迭層(Package on Package；PoP)、PiP (Package in Package)，以及將有源/無源組件內埋於基板(Embedded Substrate)等技術。

以結構外觀來說，MCM屬於二維的2D構裝，而MCP、Stack Die、PoP、PiP等則屬於立體的3D構裝；由於3D封裝更能符合小型化、高效能等需求，因而在近年來備受業界青睞。

蘋果的Apple Watch就是採用SiP技術的最佳案例。

因為iWatch的內部空間太小，它無法採用傳統的技術，而SoC的設計成本又太高，SiP成了首要之選。

將整個電腦架構封裝成一顆晶片，不單縮小體積還滿足期望的效能，讓手錶有更多的空間放電池。

3，先進封裝技術的半導體世界樣貌將會完全不同。

在先進封裝領域，台積電的腳步確實走的相當快速與前瞻，儘管CoWoS鎖定量少質精的極高階晶片，從2.5D技術延伸的InFO(集成型晶圓級扇出封裝)，則早已經因為蘋果的採用而聲名大噪。

為進一步布局次世代先進封裝，持續替摩爾定律延壽，台積電預估投資100億美元蓋先進封測廠，最快在一年半完工。

台積電所提出的系統級集成晶片(System-On-Integrated-Chips)技術，將配合WoW(Wafer-on-Wafer)與CoW(Chip-on-wafer)製程，替晶片業者提供更能夠容許各種設計組合的服務，特別能夠結合高帶寬存儲器(HBM)。

研發並推動植基於2.5D/3D IC封裝製程延伸的新技術，更講究「彈性」與「異質集成」，往系統級封裝的概念靠攏。

4，MIT則推出黑科技，要讓90nm晶片打敗7nm晶片？

美國國防部高級研究計劃局(Defense Advanced Research Projects Agency，DARPA)的電子復興計劃 (Electronics Resurgence Initiative，ERI)是一項為期五年的、斥資15億美元的計劃，目的是在摩爾定律時代即將結束之際重塑美國電子產業。

其中，「利用密集的細粒度的單片3D集成技術變革計算系統」項目，因得到大幅超出其他項目的資助金額而特別引人注目。

該項目基於麻省理工學院電子與計算機工程助理教授Max Shulaker及其在史丹福大學的同事 Subhasish Mitra和H.-S. Philip Wong開發的一種技術，該技術允許將碳納米管電晶體和電阻式RAM存儲器(RRAM)構建在普通的CMOS邏輯晶片上。

利用晶片3D封裝集成技術，使得以用了數十年之久的舊製造工藝製造出來的系統組件能與以目前最先進的技術所製造出來的單晶片組件相媲美。

在接下來的三年里，Shulaker在麻省理工學院的團隊將專注於開發製造工藝，史丹福大學團隊將創建設計工具以幫助工程師充分利用CMOS、納米管電晶體和 RRAM的堆疊所帶來的性能提升。

而Skywater將開發和測試在其製造廠中運行的一套高產的「工藝流程」。

能夠在不需要花高價置換到更先進技術的情況下就能提高性能，將標準重新設回90納米，這對於 SkyWater以及其他小型製造廠來說是一個巨大的勝利。

最新的極紫外光刻技術的工藝動輒需要數十億美元的投資，要維持運營所需的產量，並不利於它們為小型物聯網客戶提供服務。

5，迫切需要脫胎換骨的半導體產業。

台灣DIGITIMES Research調查指出國內集成電路設計業企業數已達到1380餘家，其中，海思、展銳已進入全球前十大企業，另有中興微、華大半導體、南瑞智芯、芯成半導體 (北京矽成)、大唐半導體、北京兆易創新、瀾起科技、瑞芯微等9家企業同時進入全球IC設計前五十大企業。

也預測2018年中國IC封測產值可望突破300億美元，達到333億美元，同比增長19.20%。

此外，集成電路製造業也將快速增長，2018～2019年間投資熱點將仍以晶片代工和存儲器兩大領域為主；重大項目投資包括台積電、中芯國際、聯電、紫光集團、華力微電子、長江存儲、力晶科技等國內企業，以及英特爾、三星、SK海力士和格羅方德等半導體廠商，均宣布了各自的投資計劃。

到2020年，晶片製造業有望超過封裝測試業。

這幾年來半導體產業積極布局與投資5G通訊、人工智慧與物聯網的硬體、韌件與軟體的應用產品開發與布建。

期望藉由全球5G通訊大規模啟用後，能快速提升國產半導體晶片的產品多元性、技術性、高值性與進口替代。

中芯國際是中國所依靠的牽頭企業，帶領國產半導體材料商、設備商與設計公司，邁向全產業鏈自主生產目標。

然而，在先進封裝的研發投入與設廠投資方面，則缺乏終端產品開發的牽頭企業，能帶領晶片設計公司、晶片代工及封測廠，從新的系統架構出發，建立SiP的新工藝與產業鏈。

美國14類高端科技出口管制大棒，包括人工智慧、晶片、量子計算、機器人、臉部和聲紋識別技術等高端新興科技的關鍵領域限制。

所幸的是，與半導體產業相關的材料、裝備、作業系統與軟體等產品技術，並未列入管制範疇。

但一個不得不承認的現實是，全球各個產業都要改變原來發展的慣性，也要準備面對最大的不確定性。