半導體行業如果能夠實現1納米製程水平，則可突破每年4000億美元的營收壁壘，順利實現1萬億美元的發展前景，Nicky Lu表示。

在今年11月7日將於日本富山市召開的IEEE亞洲固態電路大會上，他將發表一篇題為《全新矽通道》的論文，並在其中概述傳統純屬縮放晶片技術的局限性以及如何向新一代方案進行過渡。

有證據表明，目前線性縮放機制已經達到其物理極限。

「有從業者指出，他們正在努力實現10納米級別製程工藝模型，但其中已經無法提供任何線性活動空間，」Lu解釋稱。

脫離平面

正因為如此，技術開發工作已經開始向非線性方向邁進。

2011年，英特爾公司公布了其三柵極技術，即能夠將矽電晶體由平面構造發展為三維構造。

利用3D架構，以0.85作為等比例係數進行縮放，即可讓電晶體密度實現平面架構中的0.5係數縮放效果，Lu表示。

其它廠商也紛紛跟隨這一發展潮流。

東芝公司構建起48層3D NAND，這款記憶體被應用於蘋果的iPhone 7手機當中。

三星方面對思路更進一步加以拓展，打造出64層快閃記憶體存儲設備。

雖然其製程技術水平僅為32納米，但其實際存儲密度已經基本相當於13納米水平，Lu指出。

「現在我們已經邁進了晶片2.0的時代，架構中開始採用垂直電晶體，而縮放係數也在0.8到0.85之間，」Lu解釋稱。

「晶片3.0則很可能以3D的形式存在。

我們將見證越來越多廠商走上這一發展方向。

」

根據Lu提出的理論以及論文中的表述，晶片4.0將帶來更大的飛躍。

4.0時代立足於3.0一代的現有優勢，同時以此為基礎建立更多新型應用方式，例如增加現實、虛擬現實以及機器智能等，他表示。

Lu將發展階段中的下一個閾值稱為異質集成，具體醚講就是利用諸如集成扇出(簡稱InFO)等手段將矽與非矽材料加以整合。

展望InFO以及更遙遠的未來

InFO是一種封裝技術，由台灣半導體製造有限公司(簡稱TSMC)開發，旨在將接合焊盤放置在晶片邊緣，其不再需要與襯底進行互連。

InFO能夠將封裝厚度減少20%，提升20%速度水平且令發熱量改善10%。

英飛凌公司於2008年以該技術為基礎開發出嵌入式晶片級球柵陣列(簡稱eWLB)，旨在進一步降低成本及封裝厚度，同時提升元器件集成度水平。

然而，產量問題妨礙了這項新技術的實際採用，直到台積電(TSMC)方面成功實現InFO商業化。

「這套新型InFO架構真正將異質集成引向了晶片4.0時代，」Lu表示。

「另一大創新則在於利用TIV實現互連，其類似於設立一條管芯並藉此與外部相連。

如此一來，大家即可擁有橫向與垂直連接能力，且其直通晶片內與晶片外。

這一點正是異質集成的關鍵所在。

過去，我們無法實現TIV，因為當時尚不存在InFO技術。

」

根據Lu的解釋，利用InFO，晶片將能夠直接與多種組件進行連通，其中包括透鏡、傳感器或者致動器等——相比之下，目前這些部件尚需要內置於系統內，而無法實現小型化。

「這就是利用InFO實現的矽材質與非矽材質異質集成方案，」Lu指出。

「目前的這些部件全部被印刷在電路板之上，這會造成嚴重的能源浪費。

我們距離最佳功耗水平仍有五個量級的道路要走。

」

而在Lu看來，這也正是代工廠商、晶片設計師與系統廠商間巨大的新型合作潛力所在。

晶片目前的產業整體規模為3000億美元，但消費級電子產品則擁有高達1.6萬億美元的自身體量，他表示。

系統製造商將需要異質集成方案以創建更為袖珍的設備，同時保證其擁有更低功耗水平，Lu進一步補充稱。

「這些新技術需要以非常順利的過渡流程進行引入，畢竟我們距離摩爾定律的徹底失效只剩兩代產品的時間，」Lu表示。

「三柵極、3D NAND以及InFO技術都獲得了相當順利的發展態勢。

未來，晶片製程將縮小至5納米水平，而其性能則與1納米平面架構相當。

」

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2020-10-17

摩爾定律在未來或將以「虛擬」形式繼續生效

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