10微米到10納米，晶片工藝的極限在哪裡？

2016年12月7日，採用三星10nm工藝製造的高通驍龍835跑分遭到曝光。

8日，採用台積電10nm工藝製造的華為麒麟970也遭到媒體曝光。

此前，英特爾宣稱，將於2017年發布採用自家10nm工藝製造的移動晶片。

格羅方德也聲稱自研10nm工藝。

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幾個月前，GlobalFoundries宣布將會推進7nm FinFET工藝。

三星也購買了ASML的NXE3400光刻機，為生產7nm晶片作準備，並計劃在2018年上半年實現量產。

近日，台積電又聲稱，將在2017年初開始7nm的設計定案，並在2018年初量產，對5nm、3nm和2nm工藝的相關投資工作也已開始。

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從14nm到10nm，從10nm到7nm，還有所謂的5nm、3nm和2nm，晶片工藝的競爭程度不斷升級。

那麼，晶片界的這場「戰爭」會結束嗎？晶片工藝的未來又在哪裡呢？

• 現階段的晶片工藝

技術上，近年來除了FinFIT技術外，三星、英特爾等晶片廠商紛紛投入到FD-SOI（全耗盡絕緣體矽）工藝、矽光子技術、3D堆疊技術等的研究中，以求突破FinFET的製造極限，擁有更多的主動權。

各種新技術中，猶以3D堆疊技術為研究重點。

3D堆疊技術通過在存儲層上疊加邏輯層，將晶片的結構由平面型升級成立體型，大大縮短互連線長度，使得數據傳輸更快，所受干擾更小。

目前，這樣的3D技術在理論層面已有較大進展，並在實踐中得到初步應用。

2013年，三星推出了3D圓柱形電荷捕獲型柵極存儲單元結構技術，垂直堆疊可達24層。

同年，台積電與Cadence合作開發出了3D-IC的參考流程。

2015年，英特爾和美光合作推出了3D XPoint技術，使用該技術的存儲晶片目前已經量產。

材料上，目前製造晶片的原材料以矽為主。

不過，矽的物理特性限制了晶片的發展空間，正在逐漸被棄用。

2015年，IBM及合作夥伴三星、GlobalFoundries展示7nm工藝晶片時，使用的是矽鍺材料。

使用這種材料的電晶體開關速度更快，功耗更低，而且密度更高，可以輕鬆實現200億電晶體，電晶體密度比目前的矽基半導體高出一個量級。

2015年4月，英特爾也宣布，在達到7nm工藝之後將不再使用矽材料。

III-V族化合物、石墨烯等新材料為突破矽基晶片的瓶頸提供了可能，成為眾多晶片企業研究的焦點，尤其是石墨烯。

相比矽基晶片，石墨烯晶片擁有極高的載流子速度、優異的等比縮小特性等優勢。

IBM表示，石墨烯中的電子遷移速度是矽材料的10倍，石墨烯晶片的主頻在理論上可達300GHz，而散熱量和功耗卻遠低於矽基晶片。

麻省理工學院的研究發現，石墨烯可使晶片的運行速率提升百萬倍。

並且，隨著製作工藝已逐漸成熟，石墨烯原本高昂的成本開始呈下降趨勢。

2011年底，寧波墨西科技建成年產300噸的石墨烯生產線，每克石墨烯銷售價格只要1元。

2016年4月，華訊方舟做出了石墨烯太赫茲晶片。

• 晶片工藝的發展和影響

*摩爾定律

說到晶片的發展，就不得不提先一下主宰半導體發展的摩爾定律。

1965年，仙童半導體公司的工程師戈登·摩爾撰文指出，半導體電路集成的電晶體數量將每年增加一倍，性能提升一倍；之後又修正為每兩年增加一倍，這就是著名的摩爾定律。

半導體工業的發展已經符合摩爾定律超過半世紀了，雖然近幾年有放緩跡象，但是摩爾定律依然會持續下去。

（Intel對半導體工藝的進展預期）

1971年，Intel發布了第一個處理器4004，它採用10微米工藝生產，僅包含2300多個電晶體。

1995年起，晶片製造工藝從0.5μm、0.35μm、0.25μm、0.18μm、0.15μm、0.13μm，發展到90nm、65nm、45nm、32nm、22nm、16nm、14nm，再到目前最新的10nm。

隨著晶片的製程工藝不斷發展，集成度不斷提高，電子產業得以高速發展，每年騰出0.3左右的成本空間。

半導體工藝製程變得越來越小，將會有哪些好處呢？

1.製程越小就能塞下更多的電晶體，成本下降

CPU的生產是需要經過7個工序的，分別是：矽提純，切割晶圓，影印，蝕刻，重複、分層，封裝，測試， 而當中的蝕刻工序是CPU生產的重要工作，也是重頭技術，簡單來說蝕刻就是用雷射在矽晶圓製造電晶體的過程，蝕刻這個過程是由光完成的，所以用於蝕刻的光的波長就是該技術提升的關鍵，它影響著在矽晶圓上蝕刻的最小尺寸，也就是線寬。

現在半導體工藝上所說的多少nm工藝其實是指線寬，也就是晶片上的最基本功能單位門電路的寬度，因為實際上門電路之間連線的寬度同門電路的寬度相同，所以線寬可以描述製造工藝。

縮小線寬意味著電晶體可以做得更小、更密集，而且在相同的晶片複雜程度下可使用更小的晶圓，於是成本降低了。

（不同製程工藝的成本、核心面積進化路線圖）

2.頻率更高，電壓更低

更先進的半導體製造工藝另一個重要優點就是可以提升工作頻率。

縮減元件之間的間距之後，電晶體之間的電容也會降低，電晶體的開關頻率也得以提升，從而整個晶片的工作頻率就上去了。

另外電晶體的尺寸縮小會減低它們的內阻，所需導通電壓會降低，這代表著CPU的工作電壓會降低，所以我們看到每一款新CPU核心，其電壓較前一代產品都有相應降低。

另外CPU的動態功耗損失是與電壓的平方成正比的，工作電壓的降低，可使它們的功率也大幅度減小。

儘管製程變小有許多好處，但並不是無限制的，漏電流問題是當中一個重要因素。

在場效應電晶體的門與通道之間是有一層絕緣的二氧化矽的，作用就是防止漏電流的，這個絕緣層越厚絕緣作用越好。

然而隨著工藝的發展，這個絕緣層的厚度被慢慢削減，原本僅數個原子層厚的二氧化矽絕緣層變得更薄，進而導致泄漏更多電流，泄漏的電流又增加了晶片額外的功耗。

到了10nm之後，就不能像以往的節點一樣，通過簡單的縮小柵極寬度來推進工藝製程。

往7nm的遷移勢必需要昂貴的全新電晶體架構、溝道材料和內部連接。

同時還需要全新的Fab工具和材料。

• 晶片工藝的未來和猜測

7nm以後，5nm 工藝到底有多少實現的可能和意義，更是成為業界的一個爭論點。

從目前來看，5nm節點前面橫亘著若干技術和經濟上的挑戰，即使能夠實現，它也可能會相當昂貴。

實際上，Gartner的分析師Bob Johnson認為，鑒於工藝技術日益嚴苛的成本和複雜性，7nm可能會跳票到2020年，比一些晶片製造商預期的路線圖大約晚一到兩年。

而這又將反過來影響5nm的面世時間——如果行業決定向5nm繼續邁進的話。

「我認為5nm肯定會面世，只是不會是2020年那麼早。

」Johnson說，可靠的5nm工藝可能會在2023年左右出現。

但晶片製造商比較樂觀，他們認為5nm的應用只是時間早晚問題，正在重新評估5nm節點的電晶體技術，並重新修訂路線圖。

根據之前的路線圖，FinFET可以下探到7nm，然後壽終正寢，行業需要在5nm節點上選擇一種新型的電晶體技術。

而且，5nm的唯一選項是橫向納米線FET，也被稱為圍柵FET。

這種材料靜電性能很好，只是製造困難而且成本高昂。

IMEC工藝技術副總裁兼邏輯器件研發項目負責人Aaron Thean也表示「5納米是一個昂貴的節點」。

要啟用5nm，半導體行業需要在晶圓技術上取得新的突破。

光刻技術面臨新的挑戰，互連技術更是成為進軍5nm的最大障礙。

而5nm以後，摩爾定律是否終結，哪些新工藝將誕生，就是更難以預測的事情了。

未來，新的材料、新的結構、新的思想，一切都將迎來革命，而革命必將淘汰一些東西、洗刷一些東西、誕生一些東西。