代工廠備戰22nm

來源：本文由 公眾號 半導體行業觀察（ID：icbank）翻譯自「Semiconductor Engineering」，謝謝。

在過去一兩年中引進了新的22nm工藝後，代工廠正在加速生產技術，並為最後的決戰做準備。

GlobalFoundries、英特爾、台積電和聯華電子都在開發和擴大各自的22nm工藝，有跡象表明，22nm節點可能為汽車、物聯網和無線等應用帶來大量業務。

但代工客戶面臨一些艱難的選擇，因為並非所有22nm工藝都是相同的。

此外，並非所有22nm工藝都有完整的EDA工具或IP。

儘管如此，代工廠商仍在推動22nm工藝，原因有很多。

首先，28nm經過多年的增長後，代工業務在28nm面臨著放緩和產能過剩。

所以代工廠商們認為22nm工藝可以帶來新的收入。

此外，22nm填補了代工客戶的空白。

許多28nm及以上的客戶正在考慮遷移到16nm/14nm及更先進的節點。

但在這些節點上，只能選擇finFET電晶體，而finFET比傳統的平面電晶體更昂貴。

因此，對於28nm及以上的代工客戶而言，22nm是極具吸引力的選擇。

它提供了比28nm更好的性能，但它比16nm/14nm及更先進節點的FinFET更便宜。

但是，從一家代工廠選擇的22nm技術可能與另一家代工廠的22nm技術大不相同。

不同的代工廠推出了三種不同版本的22nm：

• 台積電和聯華電子正在開發一種22nm bulk CMOS工藝。
  
  

• GlobalFoundries正準備採用一種22nm平面FD-SOI技術。
  
  

• 英特爾正在推出一種低功耗22nm finFET技術。
  
  

這還不夠，三星正在開發一種18nm平面FD-SOI技術。

不管是22nm還是18nm，代工廠的目標客戶都是一樣的，這意味著代工廠之間的競爭將會升溫。

「22nm會成為下一個流行節點嗎？我認為是的。

」代工資深人士，Arm公司後端物理設計部門營銷副總裁Kelvin Low表示，「我不相信哪個陣營會贏，或者另一個陣營會贏。

有幾個陣營將會勝出，因為設計上的考慮非常不同。

」

當然，22nm和18nm並不適合所有人或所有應用。

與以前一樣，晶片製造商可以選擇停留在28nm及以上，或跳過22nm和18nm，直接遷移到16nm/14nm及更先進的節點。

決策基於應用以及傳統指標，如功率、性能、面積微縮、交付計劃和成本。

為了幫助行業走在潮流的前沿，Semiconductor Engineering考察了22nm工藝和供應商基礎。

Bulk CMOS

今天，一些人認為22nm是一個獨立的市場，而另一些人認為22nm是28nm的一個子集。

國際商業戰略（IBS）是一家研究公司，它將28nm、22nm、20nm和18nm這四個節點歸為同一類。

IBS的數據顯示，2018年，這個市場（包括所有工藝類型）的總規模將達到115億美元，比2017年下降2.8%，預計到2019年，22nm市場僅增長0.6％。

此節點的實際增長預計將在此之後發生。

在這一點上，28nm是這一類別中最大的一塊。

IBS的數據顯示，2017年，僅28nm代工工藝市場的規模就高達100億美元。

然而，到了2018年，28nm是持平的，並且受到產能過剩的困擾。

一些（但不是全部）28nm客戶正在遷移到先進節點。

而中國正在建設更多的28nm晶圓廠產能，從而加劇了市場的困境。

最重要的是，22nm開始蠶食28nm。

IBS執行長Handel Jones表示：「2018年，22nm代工市場是28nm的10%。

我們認為，隨著時間的推移，22nm將成為一個大節點。

」

在22nm的三種主要風格（平面bulk CMOS、FD-SOI和finFET）中，bulk CMOS是最著名的，因為它多年來一直是晶片行業的支柱。

CMOS用於平面電晶體和FinFET電晶體，而FD-SOI使用專用的絕緣體上矽晶圓，在襯底中加入了薄絕緣層。

每種技術都有其自身的優點和缺點。

Bulk CMOS是最便宜的，但2D CMOS電晶體容易發生靜態泄漏，這是引入FinFET的關鍵原因之一。

控制泄漏可以使晶片製造商提高時鐘頻率，但速度必須與動態功率密度保持平衡。

與此同時，FD-SOI使用平面結構實現了相同的功能，同時增加了襯底偏置選項來控制功率。

缺點是FinFET和FD-SOI都比CMOS昂貴。

所有這些22nm的選擇都是為了贏得新業務，再無需多重曝光，因為多重曝光既費時又昂貴。

這就是為什麼2011年推出的28nm節點已經成為許多先進IC設計的最佳選擇。

它平衡了應用的性能和成本。

IBS數據顯示，28nm平面器件的平均設計成本為5130萬美元，而16/14nm晶片的平均設計成本為1.063億美元。

因此，雖然GlobalFoundries、台積電、聯華電子以及其他公司提供16/14nm finFET，但是大多數設計仍然在較老的節點上進行。

IBS的瓊斯說：「當你遷移到finFET時，你的掩膜和設計成本會大幅增加。

finFET對數字器件有好處，但你不能真的做RF。

混合信號是一個挑戰。

」

finFET是高性能應用的理想選擇，但finFET技術在其他方面受到限制。

它很難集成RF和大規模模擬電路。

因此，為填補這一空白，不久前幾家代工廠商開始開發22nm。

22nm為那些希望性能超過28nm，但不需要或負擔不起16nm/14nm以及更先進節點的客戶提供了一個選擇。

22nm是物聯網、混合信號和RF的理想選擇。

根據IBS的數據，它的價格低於16nm/14nm，因為22nm器件的平均IC設計成本為7030萬美元。

聯華電子公司營銷總監John Chen表示：「我們預計22nm的生命周期會很長，而且產量合理。

客戶不是直接從28nm遷移到14nm finFET，而是有一個極具吸引力的超低泄漏工藝選項，可以從現有的28nm設計中遷移出來。

22nm從更低的掩模和設計成本中獲益比14nm更多。

」

對於採用65nm、55nm和40nm設計的晶片製造商而言，22nm還提供了相對輕鬆的升級途徑，這是許多對成本敏感的設計正在進行的地方。

Arm公司的Low說：「當這組產品遷移到下一個節點時，22nm會出現一波大浪潮。

當成本合適時，就會發生這種情況。

這同樣與IP可用性有關。

一旦二者俱備，市場就會起飛。

」

在眾多22nm的選擇中，由台積電和聯華電子開發的平面bulk CMOS基本上是當今28nm平面bulk CMOS技術的縮小版。

與28nm一樣，它採用高k /金屬柵極，銅互連和低k電介質。

這種方法有一些優點和缺點。

優點是，它是28nm的延伸，晶片製造商可以使用相同的設備和工藝流程。

缺點是，bulk技術在接近20nm時會受到討厭的短溝道效應的影響。

這反過來會降低器件中的亞閾值斜率或關斷特性。

然後，在傳統電晶體中，柵極下方的溝道區耗盡了移動電荷，使摻雜原子電離。

IBM公司半導體專家和前技術人員Terry Hook解釋說：「來自這些原子的電荷和柵極功函數（gate work function）一起設置了閾值電壓。

耗盡區的深度控制靜電。

耗盡區下面是帶有大量移動載流子的中性矽。

」

但隨著技術的推進，bulk CMOS電晶體容易出現一種被稱為隨機摻雜波動的現象。

簡單地說，這會導致溝道中的摻雜原子發生變化。

因此，bulk CMOS電晶體可能表現出與其標稱特性不同的性能，並且還可能在閾值電壓方面產生隨機差異。

GlobalFoundries產品線管理高級主管Jamie Schaeffer在最近的一段視頻中表示：「平面bulk 技術受到大量隨機摻雜波動的限制，這種波動控制著先進節點上電晶體的失配和變化。

」

解決這個問題的一種方法是轉向完全耗盡的電晶體類型，如FD-SOI和finFET。

晶片專家Hook說：「在FinFET和FD-SOI中，通道摻雜物被減到最小，你可以在匹配上得到一次性的好處。

」

不過，兩家代工廠商台積電和聯華電子計劃用22nm技術突破bulk CMOS的極限。

儘管存在挑戰，但22nm bulk正在取得一些進展。

Gartner的分析師Samuel Wang表示：「據我了解，一些客戶正在利用密度/速度/功率的優勢，從28nm遷移到22nm。

台積電預計，約20%的28nm/22nm客戶將選擇22nm。

FD-SOI適用於低功耗小眾應用。

22nm bulk是流行的28nm的縮小版本。

大多數設計人員習慣於這種設計方法，它有更廣泛的後端物理IP。

」

與此同時，台積電最近公布了其先前宣布的22nm技術的更多細節，該技術涉及兩個工藝平台。

第一種技術是22nm超低功耗（ULP），適用於需要更高性能的低功耗應用。

第二種是22nm超低泄漏（ULL），適用於超低功耗器件。

台積電研發副總裁Cliff Hou表示：「對於物聯網和RF/模擬應用，應用領域非常廣泛。

一項技術很難同時涵蓋這兩種應用。

這就是我們需要分別優化它們的原因。

」

22nm ULP的工作電壓為0.8~0.9伏。

台積電透露了22nm ULL的新規格——0.6伏。

該版本將於2019年4月發布。

除了技術規格，代工客戶還必須檢查EDA工具和工藝的IP支持。

這變得很棘手，因為一些代工廠在22nm工藝提供了比其他代工廠更多的EDA/IP支持。

代工廠依賴第三方EDA工具。

然後，對於給定的流程，代工廠開發了一些自己的IP，但它們也依賴於第三方IP。

EDA供應商和IP技術有很多。

但在一個主要的IP開發中，22nm標誌著台積電進入了嵌入式MRAM和電阻RAM空間。

嵌入式存儲器集成在微控制器（MCU）中。

MCU將NOR flash用於嵌入式存儲器應用，如代碼存儲。

然而，NOR flash難以微縮到28nm以下，這促使了對下一代內存技術如MRAM和RRAM的需求。

新的存儲器類型結合了SRAM的速度和flash的非易失性，具有無限的耐用性。

儘管如此，Microchip仍計劃將其名為SuperFlash的嵌入式flash技術延伸到22nm。

Microchip的子公司Silicon Storage Technology（SST）營銷總監Vipin Tiwari表示：「一旦28nm技術合格，我們計劃支持FD-SOI和22nm技術。

因為22nm是28nm的微縮節點，所以這些節點很可能需要SuperFlash技術。

eMRAM和SuperFlash技術可以共存，具體取決於最終應用。

」

然後，在另一個第三方IP前端，Arm為台積電的22nm工藝開發了物理IP，例如標準單元庫、通用I / O和存儲器編譯器。

在EDA方面，大型EDA供應商支持台積電的22nm技術。

西門子Mentor事業部產品營銷總監Michael White表示：「22nm的實現方式因代工廠的不同而有所不同，它們在光刻的方式和提供的DFM支持程度方面存在一些細微的差異。

需要注意的是，因為這是一個新的節點變體，所以最終簽收（golden Signoff）和後續工具之間總是存在時間延遲/質量差異。

無晶圓廠的客戶希望利用這個行業的優勢，或者在流片時出現的問題上承擔更高的風險。

」

聯華電子還在開發一種22nm bulk CMOS工藝。

聯華電子的Chen 說：「聯華電子目前正在最後確定我們22nm工藝的客戶規格，我們預計將在2020年投入生產。

該技術節點具有性能和功率優化，與28nm相比約10%的面積微縮，超低功耗和RF/毫米波優勢。

聯華電子的22nm平台將成為一種經濟高效的解決方案，可為平面高k /金屬柵極技術提供廣泛的應用，包括移動通信（5G和其他無線）、物聯網和汽車行業。

」

FD-SOI

GlobalFoundries是第一個參加22nm工藝競賽的廠商。

三年前，該公司推出了22nm FD-SOI技術。

一段時間以來，三星已經開始提供28nm FD-SOI，18nm版本也在進行中。

此外，GlobalFoundries正在開發12nm平面FD-SOI，預計將於2022年上市。

通常，22nm或18nm FD-SOI不與16nm/14nm finFET競爭，它們服務於不同的市場，幾乎沒有重疊。

FD-SOI使用專用SOI晶圓，它在襯底上集成了薄絕緣層（20-25nm厚）。

該層將電晶體與襯底隔離，從而阻斷器件中的泄漏。

FD-SOI也是基於平面的、完全耗盡的架構。

GlobalFoundries的Schaeffer說：「這基本上消除了隨機摻雜的波動，提供了優異的失配和靜電特性來改善亞閾值斜率。

」

圖3：Bulk vs FD-SOI。

FD-SOI不僅通過柵極控制電晶體的狀態，還通過極化器件下面的襯底控制電晶體的狀態。

（來源：意法半導體）

GlobalFoundries的22nm FD-SOI技術稱為22FDX，將高k/金屬柵極與溝道中的矽鍺結合在一起。

與28nm相比，它的性能提高了30%，功耗降低了45%。

它於2017年初獲得了生產資格。

最近，GlobalFoundries增加了更多的功能。

Schaeffer說：「Sub-6GHz RF、毫米波、超低泄漏和超低功率擴展都通過了認證。

」

使FD-SOI具有吸引力的兩個特點是低功耗和襯底偏置。

它可以在0.8伏下實現910μA/μm（856μA/μm）的驅動電流，電壓操作可降至0.4伏。

Soitec公司產品營銷經理Manuel Sellier說：「襯底偏置是通過極化電晶體的背柵極，動態地完全控制電晶體的閾值電壓（Vth）的能力。

Vth是一個只有通過複雜的摻雜技術才能確定的參數，現在可以通過軟體動態地編程。

設計人員可以使用這一功能動態管理電路中的泄漏，並有效地補償靜態（過程）和動態變化（溫度、電壓和老化）。

其結果是，在超低功耗下，能源效率提高了4~7倍。

」

FD-SOI還支持正向襯底偏置。

據意法半導體稱，當襯底的極化為正時，電晶體的開關速度會更快。

然而，FD-SOI有三個缺點——成本、生態系統和採用。

多年來，FD-SOI的採用有限。

英特爾、台積電、聯華電子等公司從未採用FD-SOI，它們表示bulk CMOS能以更低的成本實現高性能器件。

例如，SOI晶圓的售價為每片370~400美元，而bulk CMOS晶圓則為100~120美元。

但FD-SOI確實具有較小的掩模次數，這可以補償晶圓成本。

根據IBS的數據，FD-SOI有22~24個掩模步驟，而類似的bulk CMOS工藝有27~29個掩模步驟。

FD-SOI也在縮小差距。

IBS的Jones說：「我們現在看到的是我們所認為的bulk CMOS的極限。

22nm FD-SOI的電晶體成本僅為22nm HKMG（高k/金屬柵極）電晶體成本的5%。

與22nm HKMG相比，22nm FD SOI的功耗降低了30％~50％，這對於可穿戴和物聯網器件非常重要。

」

然而，FD-SOI在EDA / IP生態系統方面落後。

Jones說：「22nm FD-SOI的IP生態系統正在加強，但22nm HKMG bulk CMOS具有更廣泛的IP生態系統。

」

潮流正在轉變。

Cadence、Mentor和Synopsys已獲得GlobalFoundries的FD-SOI技術的各種EDA工具認證。

Mentor總裁兼執行長Wally Rhines表示：「例如，集成FD-SOI的RF有一些獨特的功能，用其他方法很難與之匹敵。

」

FD-SOI還有其他優點。

Rhines說：「雖然finFET幾乎零泄漏，但動態功耗仍然存在。

FD-SOI的一個優點是動態功耗。

如果你能把電壓從1伏降低到0.6伏，那就會降低65%的功耗。

FD-SOI在動態改變功耗和平衡性能方面具有一些優勢。

」

其他選擇

去年，英特爾推出了22nm finFET技術的低功耗版本。

此後，英特爾一直對此產品保持沉默。

不過，在即將舉行的IEDM活動中，英特爾計劃發表一篇關於22nm嵌入式MRAM技術的論文

圍繞著22nm有很多活動，但目前還不清楚這個市場會有多大，哪種技術會流行。

現在說22nm將成為熱門還是小眾還為時過早。

每種技術都有自己的位置，但有些技術可能會比其他技術獲得更大的發展。