3納米晶片工藝節點所面臨的難點：開發成本大幅攀升

開發複雜晶片的成本可能高達15億美元，而功耗/性能優勢可能會降低。

隨著晶片製造商開始提高市場上的10nm / 7nm技術的供應量，晶片產業鏈上的供應商也正在為3納米（3nm）的下一代電晶體類型的開發做準備。

有些公司已經宣布了3納米（3nm）工藝的具體開發計劃，但向這個工藝節點的過渡預計將是漫長而坎坷的，並且將充滿一系列技術和成本方面的挑戰。

例如，3納米（3nm）晶片的設計成本可能會超過引人側目的10億美元。

此外，在3納米（3nm）工藝在技術上還有幾個不確定因素可能會在一夜之間改變一切。

但是，這個領域中還沒有任何人想缺席。

三星和GlobalFoundries分別宣布計劃開發一種稱為納米片FET（nanosheet FET）的新電晶體技術，即所謂的3nm可變柵寬度晶片技術。

舉例來說，三星希望在2019年之前推出PDK（0.01版），並計劃在2021年前投入生產。

與此同時，台積電（TSMC）正在探索3納米的納米片FET（ nanosheet FETs）和其相關技術--納米線FET（nanowire FETs）技術，但是台積電（TSMC）目前尚未公布其最終計劃。

與此同時，英特爾（Intel）並沒有談論它的3納米工藝節點的開發計劃。

電晶體在晶片中是用作開關使用的。

目前作為領先的電晶體設計工藝，finFET已經攀升到了16nm / 14nm和10nm / 7nm的工藝節點等級。

2010年前後，預計將出現5nm（5納米）的finFETs，但是除非有新的技術突破，否則finFETs的工藝演進可能會止步於3nm工藝節點。

圖1：FinFET與平面：來源：Lam Research

這就是為什麼該行業正在探索納米薄片（nanosheet）和納米線（nanowire）FETs，這些納米薄片（nanosheet）和納米線（nanowire）FETs被視為當今finFETs的演進進化的關鍵步驟。

在finFETs中，電流的控制是通過在鰭（fin）的三個側面的每一個面上實施柵極來實現的。

納米片和納米線FET都被歸類為全柵（gate-all-around）技術。

他們在結構的四個側面實施了一個柵極，從而能夠更好地控制電流。

在納米片/納米線（nanosheet/nanowire）中，將finFET放置在其側面，然後把它們分成組成晶片溝道（channels）的分離的水平片，並且有一個柵極圍繞著溝道（channel）。

與納米線（nanowires）相比，納米片（nanosheet ）FET具有更寬的溝道（channel），這意味著器件中的性能和所需的驅動電流更高。

這就是為什麼納米片（nanosheets）在市場上獲得更多關注的原因。

圖2（a）finFET，（b）納米線和（c）納米片的橫截面模擬。

來源：IBM

但是遷移到納米片（nanosheet ）或納米線（nanowires）FET並不是一件簡單的事情。

首先， 全柵（gate-all-around）器件的性能和擴展優勢值得商榷。

國際商業策略公司（IBS，International Business Strategies）的執行長Handel Jones（漢德爾瓊斯）表示：「該行業需要大幅增加功能，以及電晶體成本的小幅增加，以證明3nm的使用是合理的。

「問題在於3nm工藝節點的定義以及理解全柵（gate-all-around）晶片所帶來的真正好處。

」

設計成本也是一個問題。

據IBS稱，通常，IC設計成本已從28nm平面器件的5,130萬美元增加到7nm工藝晶片的2.97億美元以及5nm工藝的5.422億美元。

但根據IBS的數據，3納米工藝的IC設計成本從5億美元到15億美元不等。

而這筆15億美元的晶片工藝設計成本數字涉及到Nvidia的複雜GPU。

圖3：IC設計成本攀升，資料來源：IBS

因此，在考慮切換到3nm工藝之前，客戶可能會停留在更長的特定工藝節點上，例如16nm / 14nm和7nm。

有些可能永遠不會遷移到3nm工藝節點上。

如果或者當出現全柵（gate-all-around）工藝時，它可能會在2021年的目標日期之後被推出。

還有一些可能會轉向納米片技術，但這將是不是一個可被忽視的任務。

為了幫助該行業走出彎路，我們研究了全柵（gate-all-around）工藝技術和相應的製造難題。

（未完待續）