三星將宣布3納米以下工藝路線圖半導體技術挑戰物理極限

2020-09-19

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近日，有消息稱三星電子將發布3nm以下的工藝技術路線圖。

3nm工藝節點一直被公認為是摩爾定律最終失效的時刻，隨著電晶體的縮小會遇到物理上的極限考驗。

此次三星電子公布3納米以下工藝路線圖，意味著將挑戰半導體技術的物理極限。

其中技術上的發展，以及對半導體產業格局的影響值得觀察。

三星電子將在5月14日舉行的2019年度SSF晶圓代工論壇上公布3nm以下的工藝技術。

半導體技術一直按照摩爾定律演進，製程工藝不斷走向微縮，從第一代（1965-1975年）的12微米～3微米，一直推進到目前，人們已經實現了7納米晶片的量產化。

而在激烈的工藝大戰中，台積電和三星電子兩大公司一直在致力於推進工藝節點的進步。

去年，台積電量產了7納米工藝，今年則計劃量產採用EUV光刻工藝的第二代7nm工藝（N7+）。

2020年將轉向5納米，有消息稱台積電已經開始在其Fab 18工廠上進行風險試產，2020年第二季度正式商業化量產。

三星電子去年也公布了技術路線圖，而且比台積電更加激進。

三星電子打算直接進入EUV光刻時代，去年計劃量產了7納米 EUV工藝，之後還有5納米工藝，而3納米工藝節點則會採用GAA電晶體，通過使用納米片設備製造出MBCFET（Multi-Bridge-Channel FET，多橋-通道場效應管），該技術可以顯著增強電晶體性能，取代當前主流的FinFET電晶體技術。

只是直至目前為止，無論台積電、三星，還是英特爾公司都沒有提及3納米之後的矽基半導體工藝路線圖。

這是因為目前業界公認3納米節點是摩爾定律最終失效的時刻，隨著電晶體的縮小，會遇到物理上的極限考驗。

因為集成電路加工線寬達到3納米，將進入介觀物理學的範疇，介觀（Mesoscopic）尺度的材料，一方面含有一定量粒子，無法僅僅用薛丁格方程求解；另一方面，其粒子數又沒有多到可以忽略統計漲落（Statistical Floctuation）的程度。

這就使用集成電路技術的進一步發展遇到很多物理障礙，如費米釘所（Fermi Pinning）、庫倫阻塞（Coulomb Blockade）、最子隧空（Quantum Tunnelling）、雜質漲落（Impurity Fluctuaon）、自旋輸運（Spin Transport）等，城用介觀物理和基於量子化的處理方法來解決。

此外，漏電流加大所導致的功耗問題也難以解決。

當然，3nm以下雖然被形容為物理極限，但也不意味著摩爾定律就一定會就此終結。

實際上，之前半導體行業發展的幾十年當中，業界已經多次遇到所謂的工藝極限問題。

但是，這此技術頸瓶又一次次被人們打破。

目前，在科學界已經在討論並在實驗室中實現了亞納米級（即1納米甚至1納米以下）的電子器件。

現在，三星將公布3納米以下工藝路線圖，其將如何克服技術上的挑戰，特別是量產化技術上的挑戰就十分值得觀察了。

此外，產業競爭格局上的形勢變化也值得關注。

現在全球範圍內有能力繼續追蹤半導體最尖端工藝製造的公司就只剩下台積電、三星電子和英特爾三家了。

從當前英特爾大力鼓吹三維封裝與異構計算，且至今沒有提出10納米以下的技術路線圖的做法來看，已經似有掉隊的趨勢。

因此，未來在3納米及以下先進工藝上競爭的公司有可能演變為台積電與三星電子間雙雄爭霸。

然而衡量摩爾定律發展的因素，從來就不只是技術這一個方面，經濟因素始終也是公司必須考量的重點。

一座28納米晶圓製造廠的投次成本就達50億美元，而設計一款14納米晶片的成本需要1億美元以上。

投資3納米工廠是否能收回成本？是否有那麼多設計公司有此需求？設備與材料公司是否願意繼續跟進？這些也就值得進一步觀察。

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2020-09-09

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