台積電強攻5nm！猛砸250億美元，與三星Intel相愛相殺20年

智東西（公眾號：zhidxcom）文 | Lina

250億美元是什麼概念？

250億美元相當於1338萬台512GB版本的iPhone XS MAX，相當於蘋果公司市值的1/30，也相當於北京市2017年全年GDP總額的1/16。

250億美元，同時也是2018年6月台積電宣布投資5nm晶片工藝研發與生產的費用。

在行業不斷喊出「摩爾定律已死！」的當下，依舊有人在不斷埋頭推進晶片工藝，以超人的先進技術挑戰那些難如登天的任務。

在7nm晶片量產的當下，5nm的晶片製造工廠、光刻機、刻蝕機、EDA工具、市場與客戶等都已一一就位，2019年，將會是一場5nm的衝刺賽。

▲2018年1月，台積電台灣南科5nm晶圓18廠第一期動工儀式

摩爾定律最後玩家！三巨頭的愛恨情仇

摩爾定律的定義為：「當價格不變時，集成電路上可容納的元器件的數量約每隔18-24個月便會增加一倍，性能也將提升一倍。

」

也就是說，在一年半到兩年的時間裡，你用同樣價錢能夠買到的電腦/手機/其他電子產品性能理論上可以增加一倍。

這簡直太爽了，試問哪個行業的創（賺）新（錢）速度能夠跟它媲美？

於是，就是這麼兩行簡單的描述，在過去50年時間裡推動著全美國——甚至全世界——的經濟高速發展，直接催生了二戰後結束後美國科技產業的全面爆發，至今仍舊引領全球。

如今全球科技殿堂「美國矽谷」中的「矽」字，就是源自於集成電路的主要原材料——矽。

一塊面積不變的晶片上，如果需要容納比以前多一倍的元器件數量，那麼就需要這些元器件（一般是電晶體）體積更小，同時排布得更「緊」——我們常說的10nm、7nm晶片製程就是用來描述電晶體柵極寬度大小的。

納米進程數字越小，晶片能容納的電晶體數量就越多、性能就越強大。

跟牛頓第二定律這種基本物理學定律不同，摩爾定律並不是一個真正的科學定理，它只是描述了晶片技術高速發展的現狀。

晶片的性能不會自動增長，真正推動摩爾定律往前發展的是那些不斷砸錢、招人、實驗、研發的晶片企業們。

不過，市場與經濟同樣有周期，摩爾定律也不例外。

隨著晶片工藝越來越逼近矽的物理極限，摩爾定律在最近這幾年來發展速度不斷變慢，每一代晶片工藝的研發成本也像滾雪球一樣瘋狂飆升——比如台積電宣布砸250億美元研發5nm工藝——隨著技術紅利不斷消失，往牌桌上砸錢的玩家也越來越少。

2018年8月28日，全球第二大晶片代工廠格羅方德宣布，它將無限期地暫停7nm晶片工藝的開發，以便將資源轉移到14nm和12nm工藝上。

同樣在2018年8月，全球第三大晶片代工廠聯電宣布，不再投資12nm以下的先進晶片製程。

於是，從智慧型手機到個人電腦、從雲計算到比特幣挖礦，全球無數個依靠摩爾定律紅利進行不斷研發創新的企業猛一抬頭，忽然現在市面上還在哼哧哼哧埋頭推動摩爾定律的人，就只剩台積電、英特爾、三星這三個「老冤家」了。

他們一個是全球第一大晶片代工廠（台積電），另外兩個則是全球晶片IDM廠商的老大和老二（英特爾和三星）。

三星的半導體業務由來已久，早在1993年，三星就已經成功躋身全球第七大半導體廠商之位，在此後的二十多年裡一路穩中有進，從未跌出過全球前十。

去年10月，三星電子宣布通過了8nm LPP工藝驗證，但一直到2018年11月才在自家年度旗艦手機晶片Exynos 9820手上用上8nm技術，預計2019年初量產。

▲IC Insights機構發布的1993-2017F全球半導體十大廠商變遷圖，20多年裡英特爾始終穩坐第一

至於老牌晶片巨頭英特爾則更是在先進晶片工藝上投入重大，早年間英特爾在半導體領域幾乎一騎絕塵，連台積電都要仰仗英特爾的給予代工認證（1988年）。

而從1999年的180nm工藝開始，英特爾以每兩年更新一代的節奏研發先進位造工藝，在過去20多年裡坐穩了全球第一大半導體廠商的龍頭寶座。

直到2017年，三星憑藉內存價格暴漲才超越英特爾，翻身躍居第一。

英特爾的工藝研發進程在近年來受到了不小的挑戰，在2015年7月，英特爾宣布本該在2016年面世的10nm工藝推遲量產，此後英特爾雖然也在不斷優化14nm技術，部分10nm晶片也開始小批量出貨，但其10nm至今尚未正式宣布量產。

不過話說回來，早期的nm製程=柵極寬度大小，但是後期延伸出了更多讓電晶體緊湊的方法，因此nm製程與柵極寬度大小並不一一對應，取決於各家定義：比如英特爾14nm的柵極寬度為42nm，同期三星14nm的柵極寬度為48nm，而台積電16nm的柵極寬度為45nm。

在1um^2的面積上，英特爾14nm電晶體可以擺上101個，三星14nm電晶體只能擺75個，台積電的16nm電晶體能擺上81個。

但無論怎麼算，目前台積電在先進工藝上處於大幅領先的位置，其7nm晶片已經量產並陸續接下蘋果A12、華為麒麟980、高通驍龍855、比特大陸、嘉楠耘智訂單。

台積電也常年稱霸晶片代工領域老大地位，目前市占率超過56%（第二名為9%）。

去年，台積電已經吹響了5nm工藝製程的衝鋒號角。

2018年1月，台積電在台灣開設了新的5nm晶圓18廠。

同年6月的半導體技術論壇上，台積電宣布投資250億美元研發、生產5nm工藝。

而在年底的台積電年度「供應鏈管理論壇」上，台積電總裁魏哲家表示，該5nm晶圓廠目前已經在設備裝機中，預計2019年Q1完工，2019年Q2將進行5nm晶片製程的風險試產，2020年投入量產。

EUV極紫外光刻機——5nm就靠你了

其實，除了台積電之外整個晶片製造行業在推進10nm以下技術的研發都多少遇到了些問題，但這個「鍋」並不完全要他們自己背，上游設備商也要背一部分。

晶片製造的環節非常複雜，首先要對矽進行冶煉提純切割等，得到一塊大的矽晶圓。

▲矽晶圓

緊接著，晶圓要經過濕洗（去除雜質）、光刻（雕刻出晶片圖案）、離子注入（形成場效應管）、刻蝕（吹走/洗走多餘的材料）、沖洗、退火、氧化、氣相澱積等眾多環節，最後通過測試才送去切割成無數小片片，經過封裝後變成我們熟悉的晶片。

如果再進一步簡化，就可以看作是：用光刻機往矽片上雕刻出特定圖案，用刻蝕機吹走/洗走多餘的材料，最後經過一系列處理成為晶片。

以上每一個環節都會涉及到專用的製造設備。

由於晶片工藝製程的進一步發展，這些晶片圖案的線條也越來越細，對於設備的要求也越來越高——首當其衝的，自然是負責「雕刻」的光刻機了。

▲光刻原理簡示

光刻機的運作原理是：先把設計好的晶片圖案印在掩膜上，接著用雷射光束穿過印著圖案的掩膜和光學鏡片，將晶片圖案曝光在帶有光刻膠塗層的矽片上，此時塗層被光照到的地方發生反應溶解，沒有被照到的地方保持不變，掩膜上的圖案就被轉移到晶片光刻膠塗層上。

▲刻蝕原理簡示

刻蝕相對光刻要容易。

刻蝕機通過干刻蝕（用等離子體進行薄膜刻蝕）及濕蝕刻（液體腐蝕）的方法，根據印上去的圖案刻蝕掉有圖案（或者沒有圖案）的部分，留下剩餘的部分，晶片圖案又從光刻膠塗層轉移到了矽片上。

目前市面上高端晶片使用的普遍是第四代DUV深紫外光刻機，它的雷射波長是193nm（波長越小，「刻刀」越精密），它的理論「雕刻」極限大約是130nm。

然而到了2005年，光刻機廠商還是沒能成功量產下一代波長更短、「刻刀」更精密的第五代EUV超紫外光刻機，逼得近年來各大晶片製造廠不斷發明創新，用上了多重曝光、步進式掃描、浸潤式光刻等更多新技術，繼續維持摩爾定律從90nm到如今的14nm、10nm發展。

而浸潤式光刻技術的開創者林本堅博士也獲得了2018年未來科學大獎-數學與計算機科學獎。

用193nm的DUV深紫外光刻機造7nm晶片，就像用一支直徑是193nm的筆去寫7nm的字一樣，其難度不亞於拉著駱駝穿過針眼，半導體技術發展到最後竟然有點哲學的意思。

而且，由於頻繁用上了浸潤式光刻、三重曝光等複雜技術，用193nm DUV光刻機打造7nm晶片的成本已然超過了EUV ，生產交期更長、技術更為複雜，因此7nm之後，行業對於第五代EUV超紫外光刻機的呼聲越來越強烈。

EUV超紫外光刻機的雷射波長只有13.5nm，是一把非常精細的「雕刻刀」。

這一技術源自於美國雷根時代的「星戰計劃」。

EUV超紫外光刻機本應在2005年就量產上陣，然而由於這一技術的研發難度巨大，EUV設備不僅所需的光源功率遲遲無法達到250W工作功率需求，而且對於光學透鏡、反射鏡系統的精密度高到變態。

比如EUV光刻機的關鍵部件反射鏡，其瑕疵大小只能以pm（nm的千分之一）計。

如果反射鏡面積有整個德國大，最高的突起處不能高於一厘米。

▲荷蘭光刻機巨頭ASML總裁暨CEO溫彼得（Peter Wennink）

「如果我們交不出EUV超紫外光刻機的話，摩爾定律就會從此停止。

」荷蘭光刻機巨頭ASML總裁暨CEO溫彼得（Peter Wennink）曾經這樣說。

因此，雖然英特爾、台積電、三星這三大個老冤家彼此搶訂單、搶人才的競爭不斷，但是在2012年的時候，他們三個曾經聯袂向荷蘭ASML光刻機廠投資41億、14億、9.75 億美元，督促ASML加快研發新一代EUV超紫外光刻機，可見光刻機的重要性。

雖然荷蘭ASML的EUV光刻機跳票了十多年（並且業內老二、老三尼康與佳能紛紛放棄研發，這個節奏是不是很眼熟？），但到了2016年，ASML終於將EUV光刻機造了出來並成功量產。

2017年，ASML出貨了11台EUV光刻機，2018年出貨了18台。

雖然這些EUV光刻機基本上被台積電、三星這些廠商優先買去了，但中芯國際也出資1億多美金購買了一台7nm工藝EUV光刻機，預計2019年上半年到貨。

ASML表示，由於EUV超紫外光刻機的零組件多達5萬多個部件，從客戶下單到正式交貨，交期約21個月。

目前台積電已經量產的華為、蘋果、比特大陸等7nm晶片都還是基於193nm的DUV深紫外光刻機的，但是DUV技術已經逼近極限，再往下走的話成本飆升，5nm晶片的技術路徑必須轉到EUV。

2018年10月，台積電宣布基於EUV技術的7nm晶片已經流片成功，和7nm DUV相比，7nm EUV可以提高晶片密度20%，功耗降低6%至12%。

台積電的5nm有望大面積用上EUV。

金貴的5nm和不差錢的台積電

在先進工藝上的不斷砸錢研發也給予了台積電豐厚的產業回報，常年稱霸晶片代工領域老大地位的台積電，這兩年靠著蘋果、高通、華為等的訂單賺得盆滿缽滿，其2018年前三季度合併營收達新台幣7417.03億元，較2017年同期增長6.0%，8月初的病毒事件都未曾大面積影響其財報。

上文提到，台積電在2018年1月就開始興建5nm晶圓廠了；除了錢、晶圓廠、光刻機之外，5nm的刻蝕機、EDA工具、客戶等也已經陸續就位：

1）5nm刻蝕機已就位；

晶片的製造過程可以簡化成用光刻機「雕刻」圖案，用刻蝕機吹走/洗走多餘的材料。

相對於光刻機，刻蝕機的研發難度要小一些，但刻蝕機也是除光刻機以外最關鍵的設備。

目前一台刻蝕機單價在200萬美元左右，一個晶圓廠需要40-50台刻蝕機。

國外刻蝕機設備廠商主要有應用材料（Applied Materials）、科林研發（LAM） 、東京威力科創（TEL）、日立先端（Hitach）、牛津儀器等；國內玩家則有中微半導體、北方微電子、金盛微納科技，我們跟國外的差距沒有光刻機那麼大。

2018年12月，中微半導體的5nm等離子體刻蝕機也宣布通過台積電驗證，將用於全球首條5nm製程生產線。

而在7nm時代，中微半導體的刻蝕機也進入了台積電的7nm產線。

2）5nm EDA工具已就位；

目前，全球幾大EDA巨頭都已經陸續推出了5nm晶片設計工具，比如在2018年10月，新思科技宣布其數字和定製設計平台通過了台積電的5nm EUV工藝技術認證。

而另一EDA巨頭華登國際創始人兼Cadence CEO陳立武曾經告訴智東西，目前Cadence已經和很多合作夥伴開始了7nm、5nm、甚至3nm晶片工藝製程的研究。

比如今年年初，比利時公司Imec與Cadence就成功流片了首款3nm測試晶片。

陳立武說，現在5nm市場是最活躍的，有很多非常積極的公司正在安排5nm相關EDA軟體與設計、IP的協同。

3）5nm客戶已就位；

有工藝，自然也需要有市場。

台積電曾表示，目前很多客戶已經開始基於新工藝開發晶片了。

不過由於晶片設計的複雜度不同，像比特大陸這種專用晶片設計起來相對容易、手機晶片次之、電腦晶片與數據中心在再次之，所以最先用上先進的工藝的往往是專用晶片而非通用晶片，比如台積電7nm的頭批客戶只包含了比特幣與手機晶片玩家。

而根據華為海思平台與關鍵技術開發部部長夏禹此前給出的晶片工藝路線路，華為的規劃是推出7nm晶片之後將推進5nm晶片研發進程，預計5nm晶片問世的時間點在2020年。

華為研發人員曾經告訴智東西，在7nm時代，華為和台積電合作研發了3年，耗資3億美元，才終於在2018年拿出7nm晶片設計。

工藝越先進，需要投入的也成本越高，這個道理在晶片代工廠跟晶片設計商同理，5nm的設計總成本（人工與許可費）是7nm的1.5倍左右。

而根據台積電數據，基於5nm工藝生產的A72晶片，晶片面積縮小了1.8倍，速度提升了14.7% -17.1%。

結語：三大巨頭的工藝競爭還將繼續

隨著研發成本越來越高，高精尖納米製程成了越來越少部分玩家的戰場，不僅晶片先進位造工藝的研發成本高、晶片設計的成本也跟著水漲船高。

在PC和手機的出貨量開始走下坡路的當下，不少機構對於今年全球半導體市場的走勢持悲觀態度。

不過，AI、5G、數據中心這些高端晶片需求正處在持續上升之勢，雖然目前台積電暫時領先，但是英特爾、三星、台積電三大巨頭的競爭還將持續，市場對於先進工藝的熱情依舊持續。

與此同時，三星和台積電都已經公布了3nm的線路圖。

如果說5nm是一個難關的話，受到量子隧穿效應影響的3nm就更是一個逼近物理極限的重要挑戰。

摩爾定律尚未完結，只是門檻越來越高了。