高速發展的SiP封裝擠壓Fan-In的發展空間

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研究機構YoleDeveloppement發表最新研究報告指出，由於終端應用對晶片功能整合的需求持續增加，SiP封裝將越來越受到歡迎，進而威脅Fan-In封裝未來的發展前景。

該機構已經將2015～2021年Fan-In封裝出貨量的複合年增率(CAGR)預估由9%下修到6%。

Yole進一步分析，目前Fan-In封裝仍是最低成本、最適合用來實現封裝微型化的技術選擇，因此廣獲智慧型手機、平板電腦等行動裝置晶片採用。

截至目前為止，約九成的Fan-In晶片都是應用在手機和平板裝置上。

然而，隨著終端應用製造商更青睞在單一封裝內整合更多功能的元件，未來有許多原本獨立封裝的元件都會改用SiP封裝，Fan-In封裝的發展前景勢必會受到影響。

其中，電源管理、射頻元件改用SiP封裝的趨勢將最為明顯。

蘋果支持的SIP封裝

根據國際半導體路線組織（ITRS）的定義： SiP 為將多個具有不同功能的有源電子元件與可選無源器件，以及諸如 MEMS 或者光學器件等其他器件優先組裝到一起，實現一定功能的單個標準封裝件，形成一個系統或者子系統。

從架構上來講， SiP 是將多種功能晶片，包括處理器、存儲器等功能晶片集成在一個封裝內，從而實現一個基本完整的功能。

與 SOC（片上系統）相對應。

不同的是系統級封裝是採用不同晶片進行並排或疊加的封裝方式，而 SOC 則是高度集成的晶片產品。

近年來，消費者對產品設計、外觀美學要求提升，卻同時也要求產品的附加功能設計越來越多，要達到不增加產品體積同時兼具相同的功能與設計，對產品開發人員來說並不件容易的事情，這時透過集成電路系統封裝水準整合的SiP(System in Package)系統封裝技術，正可將不同用途的集成電路晶片以集成電路封裝手段進行整合，不僅可以將原有的電子電路減少70%~80%以上，整體硬體平台的運行功耗也會因為PCB電路板縮小而減少，而在產品整體功耗表現、體積等條件獲得改善，甚至達到較前代產品更優異的設計成果。

系統封裝(SiP)技術在現有集成電路工程並非高困難度的製程，因為各種功能晶片利用集成電路封裝技術整合，除考量封裝體的散熱處理外，功能晶片組構可以將原本離散的功能設計或元件，整合在單一晶片，不僅可以避免設計方案被抄襲複製，也能透過多功能晶片整合的優勢讓最終產品更具市場競爭力，尤其在產品的體積、功耗與成本上都能因為SiP技術而獲得改善。

SiP元器件若設計規劃得當，已可相當於一系統載板的相關功能晶片、電路的總和，而依據不同的功能晶片進行系統封裝，可以采簡單的Side by Side晶片布局，也可利用相對更複雜的多晶片模組MCM(Multi-chip Module)技術、多晶片封裝MCP(Multi-chip Package)技術、晶片堆疊(Stack Die)、PoP(Packageon Package)、PiP(Package in Package)等不同難度與製作方式進行系統組構。

也就是說，在單一個封裝體內不只可運用多個晶片進行系統功能建構，甚至還可將包含前述不同類型器件、被動元件、電路晶片、功能模組封裝進行堆疊，透過內部連線或是更複雜的3D IC技術整合，構建成更為複雜的、完整的SiP系統功能。

而在SiP整合封裝中，關鍵的技術就在於SiP封裝體中的晶片或功能模組的晶片內互連技術(Interconnection)，在一般簡單形式或是對晶片體積要求不高的方案中，運用打線接合(Wire Bonding)即可滿足多數需求，而打線接合形式晶片多用Side by Side並列布局為主，當功能晶片數量多時，晶片的占位面積就會增加，而若要達到SiP封裝體再積極微縮設計，就可改用技術層次更高的覆晶技術(Flip Chip)或是Flip Chip再搭配打線接合與IC載板(Substrate)之間進行互連。

基本上堆疊晶片(Stack Die)的作法在上層的晶片或模塊仍然需要透過打線接合進行連接，但若碰到SiP的整合晶片、功能模塊數量較多時，即堆疊的晶片、功能模組數量增加，這會導致越是設於SiP結構上層的晶片、模塊所需要的打線連接電子線路長度將因此增長，傳輸線路拉長對於高時脈運作的功能模塊會產生線路雜訊或是影響了整體系統效能；至於SiP在結構上為了預留Wire Bonding的打線空間，對晶片與晶片或是功能模塊與功能模塊間插入的Interposer處理，也會因為這些必要程序導致SiP最終封裝成品的厚度增加。

隨著IC集成電路製造、封裝技術不斷演進，晶片或功能模塊的裸晶本身製程，已從微米製程升級至奈米等級，這代表單一個功能晶片或功能模塊可以越做越小，也代表SiP的功能可因而得到倍數的成長，甚至還能遊刃有餘地維持相同的封裝體尺寸。

也是拜半導體科技進步之賜，單一晶片功能在效能、體積、功耗表現的持續優化，也同時提升了晶片的SoC(System on Chip)整合能力。

但SoC在面對微縮、異質核心(Heterogeneous)整合、產品快速更迭版本／功能等要求越來越高下，也讓製程相對單純、更利於多晶片整合的SiP製程技術抬頭，讓SiP在更多發展場域有其發展優勢與條件。

晶圓級封裝的另一條路：Fan-In

大家都知道，今年蘋果A10上用了台積電的晶圓級封裝(WaferLevel Package, WLP)技術Fan-Out，並讓這個技術成為行業關注的熱點。

其實還有另一個方向Fan-In。

理論上，傳統的WLP多採用Fan-in型態，應用於低接腳(Pin)數的IC。

但伴隨IC訊號輸出接腳數目增加，對錫球間距(Ball Pitch)的要求趨於嚴格，加上印刷電路板(PCB)構裝對於IC封裝後尺寸以及訊號輸出接腳位置的調整需求，因此變化衍生出擴散型(Fan-out)與Fan-in加Fan-out等各式新型WLP封裝型態，其製程甚至跳脫傳統WLP封裝概念，如英飛凌於2006年SEMICON Europe即提出新型態的Fan-out WLP封裝技術(下圖)。

英飛凌擴散型晶圓級封裝製造流程

扇入型晶圓級封裝（Fan-in WaferLevel Packaging, FIWLP）是一項非常重要的封裝技術，在成本和尺寸方面具有無法比擬的優勢。

如下圖所示，FIWLP占整個封裝出貨量的16%、晶圓出貨量的4.4%，而在整個半導體市場營收中僅占1.5%。

扇入型晶圓級封裝在整個半導體市場中的份額

預計FIWLP將繼續穩定增長，2014年FIWLP市場規模為53億美元，2014-2020年複合年增長率為7%；等效300mm晶圓數量將達到400萬片，複合年增長率為8%；而封裝器件出貨量為360億顆，複合年增長率為9%，如下圖所示。

過去幾年中，相比模擬、混合信號和數字IC，MEMS和CMOS圖像傳感器逐步占據更多的市場份額。

FIWLP出貨量預測（根據不同器件分類）

在模擬/混合信號/數字領域，主要的晶圓級應用需求是BT + WiFi + FM組合晶片、RF收發器、音頻/視頻解碼器、直流/交流轉換器、ESD/EMI IPD。

在MEMS器件領域，主要應用需求來自電子羅盤、RF濾波器、加速度計和陀螺儀。

另外，CMOS圖像傳感器也有強烈的應用需求。

本報告深入分析了FIWLP的41個應用及其技術演進，覆蓋MEMS、CMOS圖像傳感器、模擬/混合信號/數字等領域。

儘管存在超過十年，但是FIWLP仍然在不斷演進，並吸引新的應用。

當前市場數據表明FIWLP製造產能是充足的，並且越來越多的需求在200mm和300mm晶圓。

此外，物聯網將為FIWLP帶來更廣泛的應用。

從技術觀點來看，持續的創新為了拓展FIWLP能力，如圖4所示。

當前的量產凸塊間距（bumppitch）大多為0.4mm，而0.35mm也已準備就緒。

目前各廠商正在晶片尺寸和I/O數量上做努力，量產的最大I/O數量正朝著200+發展。

最新公告顯示已經最大可達800個I/O。

晶片尺寸的「甜蜜點」範圍可達7mm x 7mm，而8mm x 8mm和9mm x 9mm也已準備就緒。

本報告還包括凸塊間距、晶片尺寸、I/O數量、最小線寬/間距、封裝厚度、RDL介電材料等內容。

FIWLP技術路線圖

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