Wide I/O與HMC標準帶動 3D IC矽穿孔製程需求看漲

3D IC矽穿孔製程將是實現下世代記憶體/邏輯晶片堆疊標準的關鍵技術。

隨著Wide I/O與HMC等新興記憶體規格邁向立體堆疊結構，矽穿孔技術的重要性也跟著水漲船高，全球半導體標準組織及供應鏈業者無不積極投入研發。

未來，製程技術與標準之間的發展也將相輔相成，讓3D IC在2013年後逐漸放量。

電子產品與應用不斷推陳出新，功能升級需求也推動半導體技術進步，其中，三維晶片(3D IC)矽穿孔(TSV)製程即為突破摩爾定律(Moore』 s Law)的關鍵技術之一，新方案可大幅縮短晶片訊號傳送距離，提升頻寬效能、降低功率逸散並節省面積；同時還可將異質晶片垂直整合，得到更快的處理速度與運作頻寬。

這些優勢已吸引如高速運算系統處理器、行動裝置系統單晶片(SoC)及互補式金屬氧化物半導體影像感測器(CMOS Image Sensor)供應商等皆投入研發，而使用矽中介層(Interposer)連結異質晶片的產品也已接近量產。

近期，從材料設備商、IC設計公司、晶圓廠到封測廠，在3D IC技術上都持續發表許多成果，並宣告預估的量產時間；為避免市場百家爭鳴且各自定義標準，而不利彼此溝通的情況發生，國際標準組織須從設計到產業鏈上下游制定統一標準，才能順利推動產業分工規畫，並進一步協助供應鏈業者控制量產成本。

Wide I/O成為記憶體產業新寵

在現今資訊爆炸的年代，從數據處理、資料庫管理到行動通訊處理等，都需要強大的記憶體應援。

記憶體大致可分為兩類，一類為揮發性記憶體、另一類為非揮發性記憶體。

以揮發性記憶體而言，其主要以動態隨機存取記憶體(DRAM)為目前市場的主流產品，其應用主要是在個人電腦(PC)，大約占七到八成。

儲存型快閃(NAND Flash)則是目前市場上的主流非揮發性記憶體產品，其主要應用在智慧型手機、數位訊號控制器(Digital Signal Controller, DSC)等。

目前在市場上許多專家、分析師一致認為，若記憶體產業(尤其以DRAM為主)要在市場上生存，其關鍵就是要開發核心技術。

以DRAM產業而言，目前主要的核心技術，將是以Wide I/O及第三代低功耗雙倍資料率(LPDDR3)規格為發展的兩大主軸(圖1)。

圖1 DRAM技術未來發展趨勢

推動3D IC標準 JEDEC/SEMI扮先鋒

目前聯合電子工程學會(JEDEC)與國際半導體設備材料產業協會(SEMI)都正戮力進行相關標準制定，其中，JEDEC下各委員會主要針對3DIC元件、封裝、可靠度與測試等方面研擬標準，而SEMI則專注薄晶圓承載、晶圓堆疊、測試、中段製程與量測著手制訂規範。

2012年，SEMI已通過第一項3DIC國際產業技術標準「SEMI 3D1」，初步訂出對矽穿孔幾何量測的術語標準，其他標準也持續進行中。

同時，JEDEC所訂定的Wide I/O，以及美光(Micron)等廠商所提倡的混合記憶體方塊(Hybrid Memory Cube, HMC)等標準亦已具雛型，將有助推進3D IC產業發展。

隨著智慧型手機普及度大增，人們已養成即時將影片、音樂等大容量檔案分享給朋友的習慣，不僅帶動行動記憶體市場，也使得記憶體對頻寬的需求愈來愈高。

例如目前iPhone 5等高階手機所搭載的LPDDR2，正迅速往LPDDR3及Wide I/O發展。

據Yole Developpement調查指出，2014年起，Wide I/O產品將開始量產，相關的邏輯及記憶體堆疊產品將逐年快速成長(圖2)；主要應用則以行動裝置為主，將在2017年占矽穿孔製程產品超過一半的比例(圖3)。

圖2 2017年採用矽穿孔技術的晶片出貨量預測

圖3 2017年採用矽穿孔技術的終端產品分布

另一方面，HMC標準則包含記憶體控制器與多層記憶體堆疊的架構，以達成高速運算系統對高頻寬與低耗能的需求，目前美國與韓國記憶體大廠亦正如火如荼布局相關技術生產。

顯而易見，3D IC矽穿孔與Wide I/O、HMC標準的發展息息相關，將是實現高頻寬及縱向堆疊晶片架構的必經之路，因此，關於Wide I/O與HMC規格、3D IC矽穿孔製程技術，以及如何將矽穿孔方案應用在Wide I/O與HMC標準中，均是半導體業未來發展的關鍵考量。

轉攻Wide I/O技術 DRAM產業找到新出口

根據JEDEC在2011年12月所制訂的JESD229規格書，目前Wide I/O規格為四通道，其單通道傳輸率(SDR)高達128位元，且每一通道包含三百根I/O，總共一千兩百根I/O。

若DRAM在200MHz的I/O匯流排時脈下(I/O Bus Clock)，搭配其512位元數據介面，傳輸速率可達100Gbit/s，記憶體頻寬則達到12.8GB/s。

因此可藉由矽穿孔製作這一千兩百根I/O，將此製程的高速與低功耗特色應用在Wide I/O產品上。

賽靈思(Xilinx)宣稱使用矽穿孔技術連結其上下邏輯晶片，晶片與晶片間的連結頻寬可提升一百倍；而三星(Samsung)也指出，使用矽穿孔技術的Wide I/O晶片可降低40%消耗功率。

表1為Wide I/O與DDR2、LPDDR2、DDR3、LPDDR3及DDR4的功能比較。

其中，Wide I/O可在較低的I/O匯流排時脈運作下，達到與其他技術相同的頻寬效果，進而減少功耗，大幅提升行動通訊裝置電池續航的時間。

舉例來說，Wide I/O與LPDDR3-1600 64位元比較，雖擁有相同頻寬，但Wide I/O匯流排時脈僅是LPDDR3-1600 64位元的四分之一。

圖4則可清楚看出Wide I/O擁有512位元數據介面的優勢。

圖4 Wide I/O DRAM訊號傳輸示意圖

2011年12月，ST-Ericsson、CEA-Leti、意法半導體(ST)和益華電腦(Cadence)合作開發以Wide I/O為記憶體介面的下一代產品，利用Wide I/O規格將邏輯晶片和DRAM之間以立體堆疊方式連接，藉由矽穿孔上的凸塊(Micro-bump)來連接上下晶片，再利用覆晶封裝(Flip-Chip)方式，連接矽穿孔下層的系統封裝(SiP)基板和印刷電路板(PCB)。

益華還在2012年提到未來的技術藍圖規畫，屆時Wide I/O規格將如圖5所示，從本來12.8GB/s頻寬進階到51GB/s，甚至1TB/s的水準。

此外，Wide I/O規格也提及新內接晶片互連法(New Inter-die Connection Method)，此方法利用矽穿孔技術發展出兩種不同方式。

第一種利用業界稱為2.5D IC的矽中介層連接SiP基板，並將DRAM堆疊在矽中介層上，如圖6(a)所示。

圖5 未來JEDEC可能制定的Wide I/O規格範例

圖6 新興內接晶片互連法示意圖

第二種方法則利用晶片對晶片直接堆疊(Direct Chip to Chip Stacking)技術，也就是上述ST-Ericsson、CEA-Leti、意法半導體和Cadence合作開發案的進階版，如圖6(b)所示。

由這些技術發展藍圖可看到Wide I/O產品的發展與矽穿孔技術已緊密扣連在一起。

無獨有偶，2011年日本記憶體製造大廠爾必達(Elpida)(現已被美光收購)，也成功利用Wide I/O規格搭配矽穿孔堆疊、30奈米製程，正式量產第一顆Wide I/O DRAM產品，厚度足足比原本利用堆疊式封裝層疊(PoP)生產的記憶體晶片減少0.4毫米(mm)(圖7)。

圖7 Wide I/O與PoP的封裝結構示意圖

HMC加速實現記憶體/邏輯晶片堆疊

除了Wide I/O之外，另一個具有極大發展潛力的標準則是美光等公司，將DDR3規格結合3D IC堆疊技術所提出的HMC方案。

若將HMC與DDR3靜態隨機存取記憶體(SRAM)比較，HMC具有高達十五倍傳輸速率，但功率消耗卻只要DDR3的30%。

如此優越的性能，主要歸功於利用矽穿孔將所有的DRAM及邏輯電路層以垂直方式堆疊，不僅減少布局繞線(Routing)空間，且能有效降低功耗及提供較高的記憶體匯流排頻寬，並藉由邏輯電路層做為記憶體控制器，以超高頻匯流排的方式與中央處理器(CPU)連接，架構如圖8所示。

未來，HMC可望應用在超級電腦或高階伺服器產品上，但在目前價位仍比原來的記憶體高出許多。

圖8 HMC封裝結構示意圖

矽穿孔製程分三類型

由前述Wide I/O與HMC的介紹可看出，兩者皆能提供高頻寬的資料傳輸介面及應用在垂直的堆疊架構。

因此在同質晶片上，藉由矽穿孔技術來連結不同晶片，達成Wide I/O及HMC的規格需求是再適合不過，在效能上會遠高於PoP封裝。

3D IC主要是以矽穿孔技術取代傳統封測廠應用的打線封裝技術，以更短的訊號傳遞距離整合晶片，依製程流程先後次序可分為Via-first、Via-middle以及Via-last三種類型(圖9)。

Via-first製程是在CMOS元件製造之前，即完成矽穿孔製程，但因後續元件製程將遭遇超過400℃高溫，目前尚未有產品規畫使用此製程流程。

圖9 Via-middle與Via-last簡要製程流程示意圖

Via-middle是將矽穿孔製程放在CMOS元件製程步驟之後、後段製程之前，目前技術已能克服後段製程對矽穿孔的衝擊，因此多數製程選用此流程。

中介層架構(一般稱作2.5D)的製作，也與此流程接近。

Via-last則是在元件與後段導線都已完成之後才製作矽穿孔，主要分為由晶片正面或晶片背面挖矽穿孔兩種流程。

由晶片正面製作矽穿孔，須蝕刻數微米甚至大於十微米的介電層，再繼續矽穿孔製程(圖10)。

圖10 由晶片正面製作矽穿孔，須穿過數微米的BEOL介電層，此範例為約7微米。

由晶片背面的流程，則須先將晶圓薄化，再蝕刻矽穿孔使其停在正面的金屬層背面(圖11)，這兩個流程對製程整合的挑戰性都很高，但Via-last卻是對設計衝擊最小、也最適合於跨廠分工模式的流程，因此近期也有不少廠商投入研發。

Wide I/O及HMC的記憶體堆疊，採用Via-middle或Via-last都是可行的方案，以下將分別描述這兩種不同製程流程及其挑戰。

圖11 由晶片背面製作矽穿孔，蝕刻矽穿孔停在正面的金屬層背面。

半導體大廠力挺 Via-middle技術進展最快

若採用Via-middle製程方案，元件、矽穿孔與後段製程均由記憶體製造廠完成，晶背製程及封裝則可透過記憶體廠或封裝廠完成。

當CMOS元件製作完成後，在適當設計位置以Bosch蝕刻法進行矽穿孔，再以次大氣壓化學氣相沉積(Sub-atmospheric Chemical Vapor Deposition, SACVD)，或其他低溫CVD製程，在矽穿孔側壁形成一層絕緣襯墊(Isolation Liner)(一般為氧化矽)，確保與基材電性絕緣；接著以大馬士革法(Damascene)，進行銅製程金屬化與化學機械研磨(CMP)製程。

緊接著則開始進入M1(Metal 1)以後的後段金屬層製程，在最後一層金屬層與凸塊完成之後，將晶圓接合至載片(Carrier)，進行矽晶背研磨(Grinding)，研磨至接近矽穿孔的位置時，改以矽干蝕刻完成晶背矽穿孔的突出(Protrusion)，藉由CMP移除矽穿孔底層絕緣層，來達成銅的裸露(Revealing)。

最後則須製作晶背的晶圓重新分布層(RDL)繞線及錫球下層金屬(Under Bump Metallurgy, UBM)/凸塊，即可將載片移除，如此便完成一層薄化晶圓製程。

接著依照堆疊製程的不同，還可選擇晶圓對晶圓(Wafer to Wafer, W2W)，或先將晶圓切割成個別晶片，達成晶片對晶片的堆疊。

由於堆疊製程非常耗時，且一片晶圓上動輒數百到數千顆晶片，以晶片對晶片的堆疊方式將耗費極大時間與成本；因此，選擇晶圓對晶圓的堆疊法，將是完成Wide I/O或HMC規格的最有效方式。

也因此，目前Via-middle為半導體界投入最多，也最接近量產的一套3D IC矽穿孔流程，許多整合問題都已有廣泛研究資料並已大致克服，如矽穿孔內銅金屬在後段高溫製程過程中的凸起、後段製程對矽穿孔與元件的衝擊等。

與Via-middle流程類似的中介層，已率先被應用於整合異質晶片的高階產品上(如賽靈思的Virtex 7 FPGA)。

影響供應鏈變動幅度小Via-last量產成本較佳

至於Via-last則分成晶片正面與背面兩種製程。

若採用正面Via-last製程，系將矽穿孔製程移到後段製程之後，其餘晶背製程與Via-middle相同；因為此製程在每一個前層皆須為矽穿孔位置預留空間，因此會增加設計與製程負擔。

背面Via-last製程則具有較多優勢。

首先，在晶片正面的所有前、後段與凸塊製程，皆依現有晶圓廠製程完成，之後將晶圓接合至載片，進行晶背研磨，由晶片背面直接向晶片正面對準進行矽穿孔，蝕刻將停在晶片正面的金屬層底部(如M1或其他導體層)；絕緣層覆蓋之後，再將底部的絕緣層以干蝕刻打開，接著以大馬士革法填銅與CMP製程完成矽穿孔金屬化。

最後製作晶背的RDL繞線及UBM/凸塊，即可將載片移除，完成一片晶圓的製程。

此製程流程可避免矽研磨以及矽穿孔突出造成的均勻度問題，及使用Via-middle會遇到的矽穿孔銅凸起的問題。

此外，如果使用晶背Via-last製程的無載片(Carrier-less)多片晶圓堆疊技術，還可藉由晶背矽穿孔與其他金屬層的製程，完成多層晶圓堆疊與互連，進而節省載片接合、上膠材與去除膠材的製程步驟。

這個無載片多片晶圓堆疊技術所堆疊出來的晶圓，在晶片切割之後，就能直接形成符合HMC規格的堆疊記憶體晶片，可大幅節省製程時間與成本。

當然，這個技術也同時適用於堆疊Wide I/O晶圓。

整體而言，Via-middle製程中的後段製程仍屬於晶圓廠，矽穿孔製程不易委外，使得供應鏈無法有效切割。

而晶背Via-last製程因對設計者衝擊較小，再加上封測、組裝廠可和目前運作模式類似，最適合半導體供應鏈運作。

一旦供應鏈建置完成，Wide I/O及HMC等含有矽穿孔製程的產品成本將可大幅下降，促成3D IC堆疊產品的普及。

標準的訂定是實現商業生態系統的關鍵角色，目前在Wide I/O及HMC標準的定義下，提供產品高頻寬、低功耗的選擇，而矽穿孔製程正好是實現這個規格的主角。

下代記憶體規格加持 3D IC生產成本下降可期

依各家廠商技術發展腳步來看，從2013年開始，在市面上就可發現愈來愈多利用矽穿孔製程的Wide I/O及HMC產品，足見半導體界在設計與製程上正不斷進步，新的概念不斷被提出，新的問題也很快獲得解決。

然而，Wide I/O與HMC產品雖可望在今年亮相，但成本將是能否商品化的重要依據；因此，未來業者也須大幅提升製程效率，並讓相關設計技術更加成熟，才能進一步邁入量產。

事實上，從3D IC技術問世至今，成本便一直是最令人詬病的問題，要使成本降低，必須要有令人耳目一新的規格，造成大量投片需求，因此業界也須積極尋求合作，期望能建立起完整的商業生態系統，迎接量產與商品化的到來。

現階段，Wide I/O與HMC標準，就是能帶動產品需求的新規格，搭配3D IC的關鍵矽穿孔製程技術，將有機會促成3D IC大量出貨，降低生產成本，進一步促進產業蓬勃發展。