是說芯語：3nm晶圓製造將至，三大半導體龍頭火力全開

先進位程現況：台積電、三星和英特爾的三雄之戰

目前晶圓代工領域中，仍持續在先進位程技術領域推進的，可以說只剩台積電與三星了。

而英特爾雖然已經沒有提供晶圓代工服務，但是其晶片製造技術與台積電、三星仍屬同一梯隊，且其製造的晶片在不少層面上與台積電、三星的客戶形成競爭，因此仍應把英特爾算進先進位程的玩家之一。

以下筆者就從各家廠商的技術發展現況與未來布局來進行分析。

雖然就服務項目而言，台積電和三星重疊較大，但在技術層次方面，台積電和英特爾還是比較接近，三星7nm之後的技術發展還是比較偏紙面，沒有實際上的技術成就，而加上目前日韓掀起貿易戰，未來的製程競賽，三星更可能會逐漸被拋離。

搶先進入7nm的台積電，下個目標是利用EUV削減成本，固守客戶

進入7nm世代之後，台積電首先突破量產門檻，成功在2018年提供客戶相關的代工製造與封裝服務，而截至目前為止，三星與英特爾目前仍未正式量產7nm等級的產品。

台積電的7nm基於多重曝光技術，也就是使用DUV（深紫外光）機台，對晶圓進行4次的重複曝光，以求取電晶體的微小化，這是在EUV（極紫外光）機台因為技術研發瓶頸，在產能和良率難以突破之下，所以選擇了成熟的DUV技術來達成。

但問題是，使用DUV加上多重曝光技術，雖然可以達到7nm的密度，但因為工序增加，成本也大幅提升，根據調研機構計算，台積電的7nm相較起10nm，在單一晶圓的製造成本上增加了至少18%，而如果以晶片成品來比較，同樣電晶體規模的晶片以7nm，將會比10nm高出11.5%，過去通過製程的微縮，單一晶片的成本會明顯下降，而這是在晶片製造的歷史上，第一次晶片的成本會比舊製程高的狀況。

為了解決高成本問題，避免被三星追上，台積電也正積極跨到EUV機台。

當EUV機台成熟，作為目前營收主力的7nm製程成本就可以有效下降。

當然，機台本身的成本支出其實還是非常高昂，畢竟單一EUV機台成本就需要上億美元，這與使用舊有DUV機台的多重曝光版7nm相較之下，所需要分攤的設備成本就比較高。

但其來自兩方面的成本下降效應，仍是對客戶相對有利。

首先就是工序的減少，採用EUV機台製造的7nm在工序方面比DUV版本7nm減少了至少3成以上，理論上生產效率較高。

另一方面，採用EUV還可以進一步帶來密度的提升，這是因為DUV加上浸潤式曝光只能進行單向微縮，EUV才能進行雙向，而根據台積電在股東會上給出的信息，採用EUV製程的7nm+將比DUV版增加至少17%的密度。

台積電也計劃推出7nm的衍生版本6nm，6nm會分為計有7nm的升級版，以及採用EUV的升級版，既有的DUV升級版可以沿用既有7nm的晶片設計規則，有效降低成本，而EUV則是在提升密度的同時，又兼顧成本的下降。

三星欲直上EUV不成，搶客宣告失敗

三星原本通過台積電叛將梁孟松的幫助，在14/16nm製程競爭中和台積電打得平分秋色，然而製程技術還是需要積累，並不是找了個神人就能夠徹底翻天覆地。

後續的10nm雖然仍抓住一定的客戶，但因為良率和性能的落差，蘋果已經徹底放棄和三星的合作，將全部的處理器代工訂單都下在台積電。

而前進到7nm，三星也體認到，如果按照台積電的發展步驟一步一步前進，那麼將永遠難以和台積電對抗。

也因此，三星選擇放棄DUV版的7nm製程研發計畫，直接投入EUV技術。

然而EUV機台最初非常不成熟，且三星放話能力要優於其實作能力，7nm原本喊2018年量產，但時程一改再改，目前最新版本的規劃已經要到2020年底，而部份期待三星版7nm能夠帶來成本優勢的潛在客戶，也一個一個離三星而去。

高通在7nm轉投台積電，未來也沒有機會在最先進位程使用三星的服務。

而NVIDIA原本也有規劃要使用三星的EUV版7nm，但即便能生產，三星給的良率實在很難看，這也讓NVIDIA死了心，決定未來的安培架構GPU將會在台積電生產。

當然，三星仍持續宣稱其製程技術有所突破，目前5nm製程的研發也已經完成，並要前進到3nm，但實際上恐怕還是不甚樂觀。

畢竟技術研發如果不順利，就難以吸引客戶，而如果沒有客戶，龐大的技術研發成本就難以回收，那不如就縮減規模，專心當IDM就好。

而三星目前也還有另一個負面影響因素，那就是製程需要的很多關鍵材料都在日本人手上，但日韓掀起貿易戰，日本在相關材料上限制輸出，長期下來會拖累三星發展半導體製造技術發展。

英特爾10nm今年完成量產，明年直上7nm

首先要說明的是，英特爾的製程節點定義向來與業界不大一樣，在電晶體密度、閘極間距方面，一直以來都要超越台積電/三星一代以上。

也因此，其10nm其實是和台積電的7nm對標，而7nm則接近台積電的5nm。

實際上，如果以純粹密度而言，英特爾10nm的表現要優於台積電的7nm。

但可惜的是，英特爾的10nm也是遭遇了不少的技術問題，最早在2016年就已經小量試產，但時至今日仍難以量產，否則AMD今日就不會這麼囂張了。

不過根據其最新的布局，10nm下半年就可以初步量產，而緊接著7nm則會在2021年登場，和台積電的5nm分庭抗禮。

從7nm前進5nm，與從5nm跨越到3nm有何不同？

畢竟5nm可以說是現有材料和製程技術下的極限，7nm使用的EUV機台還是可以沿用，但接下來在電晶體材料和結構就必須有所變革，否則很難再繼續微縮下去。

因此，台積電5nm和7nm同步發展，這點和三星差不多。

台積電的5nm預期要在2020年量產，目前已經在進行風險試產，而三星則沒有公布其5nm具體的量產時程，但如果以其7nm的時程預估，恐怕也不會早於2021年。

而二者都將會在5nm持續使用現有的FinFET電晶體技術。

然而3nm就必須使用全新的材料與半導體結構，否則很難突破物理限制，而預計要取代FinFET的，就是GAA技術。

目前台積電雖確定也會使用GAA，但其公布的信息不多，根據業界信息，台積電除了嘗試GAA以外，也同樣嘗試能否通過使用矽或矽鍺（SiGe）等新材料的引進，讓3nm也可以用上FinFET，不過這些都只是推測。

反而三星為了搶回鋒頭，在前陣子的晶圓製造論壇 (Samsung Foundry Forum)上公布了不少技術細節，這方面我們就以三星的GAA作法為主。

由於電晶體的微縮受到許多因素的限制，比如說遷移率要夠高，確保效能能隨著製程演進而提升，且漏電流還要能夠控制在一定的程度，因此，電晶體結構設計就非常重要，而GAA正是達成3nm的關鍵。

三星在公布的3nm結構MBCFET其實就是三星的定製版GAA，與標準GAA採用納米線(nanawire)的結構相較之下，MBCFET採用納米片(nanosheet)結構。

三星在新聞信息中強調，該結構的特性是定製性非常高。

三星已經在其PDK(產品設計套件)中加入四種不同nanosheet鰭片的寬度，而鰭片越寬，性能也越高，但隨之而來的功耗也越大。

也因此，在小型智能終端中，可能就會使用小型鰭片的製程，而大型高性能晶片則會使用較寬的鰭片。

相較之下，傳統的FinFET的節點定義就顯得相對固定，每個世代僅有單一功率/時鐘設計點。

而三星把初代3nm製程命名為3GAE，三星指出，該製程可以和4nm的4LPP製程共享相同的BEOL(back end of line，後段製程)設計規則，也就是說，在三星4nm設計出來的晶片，基本上都可以無痛過渡到3GAE。

三星在其首個3GAE流程中提出了不少規格定義。

其中一個重要的項目是將工作電壓從0.75V降低到0.70V。

另外，三星也宣示，與7nm相比，3GAE將提供1.35倍的性能，0.5倍的功率，0.65倍的裸片面積。

而除了初代3GAE以外，三星也開始布局第二代3nm製程，目前暫時定名為3GAP，重點是在高性能產品上。

3GAP主要是3GAE的流程優化產品。

根據三星的規劃，3GAE將在2021年流片，大規模投產的時間點可能落在2022年。

5nm之後的技術與商業挑戰

首先，5nm之後不論是在EDA工具，或者是晶片的IP，都要有全新的設計，這也導致不只是製造本身的成本增加，外圍的相關成本也同樣會增加許多，另一方面，5nm(以及衍生的4nm)作為FinFET的最後一個世代，在包含電晶體密度與性能方面的各種技術指標上並不會明顯比7nm優秀許多，當然，3nm預期會帶來另一波晶片的性能增長，但隨之而來的高昂成本，使其註定很難快速普及，當然，這在過去的16nm以及7nm也都發生過，但是3nm的成本遠高於前者，舉例來說，設計3nm晶片的成本將可能動輒10億美元以上。

另外，晶圓製造方面，要設一間3nm工廠，可能至少要200億美元，這不論對晶片設計客戶，或者是晶圓製造服務提供商而言，都是嚴苛的負擔。

另一方面，如果把以GAA為基礎的3nm晶片成本，和基於FinFET的5nm晶片成本相較之下，成本可能至少會高出20%以上，但是卻無法期待等比例的性能提升或功耗降低。

另一方面，有幾種類型的GAA，包括納米片FET(nanosheet FETs)和納米線FET(nanowire FETs)。

嚴格來說，GAA本身是finFET的技術演進。

在GAA中，將finFET放置在其側面，然後將其分成單獨的水平部分。

每個單獨的部分組成了通道。

柵極材料則包裹在每個片上。

與納米線FET相比，納米片FET具有更寬的通道，可轉換為更高的性能和驅動電流。

這主要是因為納米片的有效寬度更大。

不過納米線非常適合靜電。

但橫截面相當小。

與納米片相較之下，其有效寬度較小將成為最大缺點。

但是製造GAA電晶體，具備極高的挑戰難度，當你在3納米及以下開始下一代GAA時，遠比現有的7nm挑戰難度更高。

雖然GAA最初看起來像是對finFET的修改與優化，改變不是很大，但實際上，從材料、工序到工藝掌握，其難度要比FinFET高了不只幾個數量級，而這也是為何業界會把3nm視為一個長期製程，畢竟其技術難度極高，且GAA只能維持到2nm，要更精細，甚至小到原子程度，GAA恐怕也派不上用場。

台積電3nm建廠已經開始，技術研發也早就在進行，而相較於三星的高調，台積電並沒有過多的揭露其技術底細，但基本上還是會以GAA為基礎，而台積電也同樣預估3nm的量產時程會在2022年。

三星的紙面3nm技術發布看起來相當具有說服力，但是搭配過去三星的量產時程承諾，其實又有點令人質疑。

但不可否認的是，三星和台積電基本上都已經是屬於晶圓製造服務的第一線技術領導者，二者的差別還是在於技術細節的掌握以及市場化的能力。

然而展望未來，3nm這個世代恐怕會是繼16nm後的長壽製程，3nm之後，還需要在晶片結構與機台技術上有更進一步的發展。

而根據設備大廠ASML的計劃，第二代EUV機台，也就是高於0.5數值孔徑(numerical aperture，NA)的新一代EUV機台可能會在2024年現身，屆時2nm以下的製程產品將可能會採用該機台生產。

高數值孔徑的機台可以有效減少曝光次數，對於降低晶片生產流程複雜度與成本有很大的幫助，也能更有效地推動更高製程節點的發展。

封裝技術重要性將不下於製造

也因為預期未來製程技術的發展腳步會放慢，所以晶圓製造就不只是著眼於晶圓本身的製造，而是連封裝都要納入成為整個製造服務的一部份。

作為六大支柱之一，英特爾在去年底的技術日揭示了其最新的3D封裝技術Foveros，其實在概念上就是要通過更靈活的不同功能晶片的組合調配，突破傳統的一個晶片只能通過同一個製程來完成的限制，讓不同功能晶片都能用其具備最佳成本、效能的製程製造，最後在封裝階段再組合起來，而因為英特爾在鑽孔、貼合、拼裝方面的技術發展有其心得，因此希望通過這個封裝技術來讓英特爾的產品可以跨越到更多的計算領域之中。

不過，台積電和三星也沒冷落這方面的技術發展。

畢竟與其在製程技術方面硬碰硬，封裝方面的技術還是相對簡單許多。

然而事實上也只是簡單了一點。

台積電一開始和三星比封裝，其實是吃鱉的，在2013年時，台積電研發出CoWoS 2.5D封裝。

意圖搶下市場，但這個封裝技術高不成低不就就不用說了，良率還特別低，搞到最後只有Xilinx使用，其餘的晶片設計公司都轉去日月光或者是矽品使用PoP封裝。

台積電不想放棄，後來推出了低配版的InFo扇出型封裝，成功分食，甚至獨得蘋果大單，後續高通、AMD、NVIDIA也都投入台積電的懷抱，InFO居功不小。

扇出型封裝技術其實起源自英特爾在2009年公開的新封裝技術，而到2016年才真的由台積電導入市場，可見英特爾的黑科技很多，但市場化速度實在不夠快，否則哪有今天台積電和AMD的囂張？

三星則是推出可以把邏輯晶片和內存封裝在一起的ePoP技術想要以此對抗台積電的InFo，但事與願違，ePoP良率低，成本高，厚度大，犯了當初台積電CoWoS的錯誤，更重要的是，ePoP的內存兼容性低，只能使用三星的內存，客戶缺乏選擇。

這也致使客戶寧可捨棄三星的封裝服務，而去選擇日月光等的PoP封裝技術。

後來三星也加入扇出型封裝的行列，推出FOPLP(Fan-Out Panel Level Packaging)技術，這個是要與台積電InFo封裝一較高下的低成本封裝服務，不過不只三星，日月光、矽品也都推出了同樣的封裝服務。

針對未來的3D封裝技術，三星目前已經提供2.5D封裝的I-Cube技術，同時也計畫在2019年推出3D SiP(System In Package)，力圖壓倒台積電。

台積電這方面則是推出接近3D封裝層次的SoIC封裝，SoIC 是一種創新的多晶片堆疊技術，主要是針對 10nm以下的製程技術進行晶圓級接合，SoIC技術的最大特色是沒有突起的鍵合結構，因此運作性能將會更優秀。

而SoIC在功能特性上就與英特爾的Foveros技術大同小異，同樣標榜可以把很多不同性質的晶片整合在一起。