ARM重新審視摩爾定律 未來將依靠新型納米技術
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晶片製造商們曾經對於ARM研究員Greg Yeric堅持遵循摩爾定律的想法加以嘲諷,因為這項工作既困難又充滿風險。
然而,如今他們已經開始對其加以研究。
ARM公司研究員的實踐經驗也對此給出了有力的佐證,工程師們一直在不遺餘力地努力製作更小且速度更快的晶片。
在本屆ARM技術展會的主題演講當中,Yeric對未來幾年半導體方案表示樂觀,不過他亦坦率地提到了未來將出現的挑戰。
傳統成本削減方案的效果將逐漸降低,這是因為很難再找到在降低功耗的同時提升性能的可行辦法,Yeric在他的演講中指出。
工程師們需要著眼於更為廣泛的新型材料領域,同時以更為高效的方式處理並管理整條供應鏈。
「我比很多人更有信心,我堅信現有技術已經足以將處理器製程壓縮至3納米,」Yeric曾在去年12月IEDM大會上談到摩爾定律時表示。
「製作3納米晶片的選項很多,但還沒人能弄清其到底能否生效。
」
總體而言,各家晶片製造商「相對自信能夠製造出5納米節點,目前的現有工具已經有能力實現這樣的目標,但3納米則更為激進。
」ARM公司晶片研究團隊負責人Yeric指出,「我認為未來的一大核心議題在於,我們到底是在物理設計層面做出突破,還是徹底顛覆整體架構。
」
目前這種對現有架構絕望的情緒正不斷升溫。
這位ARM研究員早在幾年前就發現,標準單元中存在很多未加利用的「死空間」。
他提出,應該通過在電晶體的源極/漏極層面上旋轉自對準柵極以實現單元體積的削減。
其目標是在5納米單元中僅創建兩個FinFET與五條軌道,但其違反有源區設定的作法被部分晶片製造商評價為超出底線。
「我們之前並不需要對架構作出什麼發動,但如今我們發現一切更為簡單的答案都已經被應用於產品當中」,這意味著5內米製程將再無捷徑可行,Yeric表示,「可靠性工程師們可能正在痛苦掙扎,因為可以想像這樣的架構變動會帶來擁有怎樣規模與複雜性的難題。
」
目前,工程師們正通過削減每個單元中的FinFET數量來縮小其體積。
然而在5納米層級上,他們恐怕僅能夠將一個FinFET電晶體旋轉在單一單元中,或者設計出一套全新納米級別開關。
目前得到認真考量的替代方案之一為垂直納米線。
Yeric表示,「這套方案對於製造商而言具備可行性,我們已經將其引入了NAND快閃記憶體當中,但在晶片設計領域還有很多難題需要解決——我們需要重新設計電源軌道,因此二者的難度並不一致。
」
從長遠角度看,電晶體並不是問題。
電晶體的設計思路還擁有充分的餘量,Yeric指出,但真正的麻煩來自如何鋪設更為細小且負責連接各電晶體的線路。
Yeric提出了一種降低標準單元「死空間」的方法
最終,工程師們期待能夠轉向一種全新的納米技術。
Yeric稱,等離子體激元將是一種非常有前途但「尚處於極早期發展隊友」的方案,其類似於「幾年前的石墨烯。
」
自旋電子則是另一種較為廣泛的替代性研究成果,這一領域「擁有很多熱情的研究人員,但尚未解決的問題同樣很多,」他表示。
「我還沒有看到任何證據能夠證明其速度較CMOS更快,但其能夠將電壓需求由伏降低至毫伏……我們確實需要一些能夠在更低電壓下實現開關的方案,」他補充道。
在時間更近的7到5納米節點層面,「我最擔心的是面對日益增長的線路電阻,我們要如何獲得兩位數級別的性能提升,」Yeric表示。
「如果大家設計32納米製程,則通常不需要考慮電阻問題……(但現在)垂直電阻已經開始影響到電力傳輸……而且將製程界限設定在了7納米,」他指出。
整體來說,「我們已經很難像過去那樣實現25%的節點增量比例,」Yeric表示。
如今的前沿設計方案發現,要讓材料排列得更緊密以降低晶片尺寸,其性能也會同時受到影響。
「換言之,邁過拐點之後性能反而開始出現倒退,」他表示。
因此,工藝工程師們必須將精力從壓縮間距方面轉移開來。
相反,他們已經開始嘗試使用其它技術,例如減少電晶體中的翅片數量以增加排列密度。
如果遠紫外線光刻技術尚未準備好製造5納米晶片,工程師們將利用與某些金屬層加工相同的七步光刻法實現這一目標,Yeric指出。
部分代工廠已經開始利用遠紫外線對四步光刻晶片進行切割,這種方法無需配合高通量級別的光刻金屬-1層即可實現,Yeric解釋稱。
與此同時,部分工具製造商正在實驗以100納米精度實現晶片與晶片間的接合。
該項技術能夠實現新的晶片堆疊形式,甚至允許設計師在兩塊晶片之間進行單元分割。
然而,這套方案需要配合新型工具與新的EDA流程。
就本身而言,ARM公司正與科羅拉多州州立大學的研究人員合作,共同探討利用相關電子RAM替代SRAM緩存的可能性。
Yeric表示,「目前存在著多種具有發展前景的內存技術……其真正實現需要一些設計基準類專業知識的幫助,而這正是我們的強項。
不過目前其仍然處於早期發展階段。
」
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