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台積電宣布 5nm 基本完工開始試產：面積縮小 45%、性能提升 15%

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本月 3 號，台積電（TSMC）宣布，率先完成 5nm 的架構設計，基於 EUV 極紫外微影（光刻）技術，且已經進入試產階段。

根據官方數據，相較於 7nm（第一代 DUV），基於 Cortex A72 核心的全新 5nm 晶片能夠提供 1.8 倍的邏輯密度、速度增快 15%。

同樣製程的 SRAM 也十分優異且面積縮減。

台積電同時宣布提供完整的 5nm 設計規則手冊、SPICE 模型、製程設計套件以及通過矽晶圓驗證的基材，並且全面支持 EDA（電子自動化設計工具）。

今年初，台積電曾表示，5nm 將於 2020 年底之前量產，考慮到還有 1 年半的時間，完全可以期待。

據悉，此次的第一代 5nm 是台積電第二次引入 EUV 技術，多達 14 層；而第二代 7nm（預計今年蘋果 A13、麒麟 985/990 要用）的 EUV，只有 4 層規模。

隨著格芯（GF）、聯電的退出，目前能夠做 7nm 以及更先進工藝晶圓的廠商就只剩下了三星、台積電和 Intel，但 Intel 實際上並不和台積電直接競爭，因為其晶圓廠甚至連滿足自家需求都還捉急，只是保不齊對手 AMD 會重金下單。

選自 快科技 等媒體的報導

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