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台積電宣布5nm基本完工開始試產：面積縮小45%、性能提升15%

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本月3號，台積電（TSMC）宣布，率先完成5nm的架構設計，基於EUV極紫外微影（光刻）技術，且已經進入試產階段。

根據官方數據，相較於7nm（第一代DUV），基於Cortex A72核心的全新5nm晶片能夠提供1.8倍的邏輯密度、速度增快15%。

同樣製程的SRAM也十分優異且面積縮減。

台積電同時宣布提供完整的5nm設計規則手冊、SPICE模型、製程設計套件以及通過矽晶圓驗證的基材，並且全面支持EDA（電子自動化設計工具）。

今年初，台積電曾表示，5nm將於2020年底之前量產，考慮到還有1年半的時間，完全可以期待。

據悉，此次的第一代5nm是台積電第二次引入EUV技術，多達14層；而第二代7nm（預計今年蘋果A13、麒麟985/990要用）的EUV，只有4層規模。

隨著格芯（GF）、聯電的退出，目前能夠做7nm以及更先進工藝晶圓的廠商就只剩下了三星、台積電和Intel，但Intel實際上並不和台積電直接競爭，因為其晶圓廠甚至連滿足自家需求都還捉急，只是保不齊對手AMD會重金下單。

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