台積電5nm技術論文頻曝光，電晶體密度有望提至7nm的兩倍

在過去的二十年中，台積電（TSMC）一直沿著 「摩爾定律」 的方向穩健地進行著自己的突破：5 年前，台積電首次應用 「FinFet」 技術製造半導體器件，帶領我們走進 16nm 節點；兩年之後，台積電突破 10nm，在 2017 年初實現了量產，並成功應用於蘋果的 A11 處理器，這給台積電帶來了巨大的收益；一年之後，突破 7nm 量產，躋身當今最為先進的半導體製程技術行列。

就在去年 3 月份，台積電開啟了對於 「5nm」 節點的衝擊，進入到最後試產階段的風險生產（risk production），並計劃在今年第二季度四月至五月完成研發，但受到 「COVID-19」 疫情的影響，完成的時間也許會往後順延一段時間。

雖然台積電並沒有將 5nm 節點全部技術公開，當然也不可能全部公開，但是台積電近期在各大會議期刊上發布了諸多論文，其中包括「Arm Techcon 2019」、第 65 屆 IEEE IEDM 會議、以及 ISSCC 2020 等，本文的討論僅僅基於這些已經公開的文獻來做解讀 。

根據推測，5nm 技術將能在晶片中實現 171.3MTr/ mm² 的電晶體密度，相比之前 7nm 的 91.20 MTr/ mm²，是差不多兩倍的關係。

而在 IEDM 會議上，台積電報告中指出 5nm 節點技術將會實現 7nm 節點 1.84 倍的電晶體密度。

從大方向上來說，5nm 節點技術的目標是高密度高性能 「FinFet」 半導體製程工藝，並將廣泛應用於手機 SoC 晶片以及高性能計算機群（High Performance Computing）的應用，正好契合如今火熱的 5G、人工智慧等技術的發展。

高通美國副總裁 Geoffrey Yeap 博士在第 65 屆 IEEE IEDM 會議上也指出，一個典型的手機 SoC 晶片上承載的電晶體 60% 來自邏輯電路，30% 來自 SRAM 存儲模塊，剩下 10% 來自模擬接口，5nm 技術將能夠減小 35%-40% 的晶片大小。

從器件功率和性能角度來看，5nm 技術下的半導體器件在同等功率下將比之前提高 15% 的速度，或者說可以在 70% 的功率下達到相同的速度。

另外，對於 7nm 中採用的超低閾值電壓（ultra-low-VT）技術，5nm 將採用極低閾值電壓技術（extreme-LVT），能有效減少器件的待機功率，從而減小器件的能耗，也使得 5nm 器件能夠實現 15%~25% 的速度提升。

由於電晶體的尺寸變小了，所以用於光刻工藝的光刻光源技術就要升級，根據所使用的光源的改進，光刻機經歷了 5 代產品的發展，每次光源的改進都顯著提升了光刻機所能實現的最小工藝節點。

最初的兩代光刻機採用汞燈產生的 436nm「g-line」和 365nm「i-line」作為光刻光源，可以滿足 0.8-0.35 微米製程晶片的生產。

然後出現了 248nm 的 KrF（氟化氪）準分子雷射作為光源，將最小工藝節點提升至 350-180nm 水平。

台積電在 7nm 和 7+nm 工藝採用的是深紫外（DUV）工藝，波長為 193nm，使用的是第四代光刻機，是目前使用最廣的光刻機，也是最具有代表性的一代光刻機。

而在 5nm 節點，台積電將採用極紫外（EUV）工藝，波長為 13.5nm，這也是台積電首次應用該技術。

雖然台積電曾在 7+nm 工藝中嘗試採用 EUV 工藝，但是 EUV 工藝與之前節點採用的半導體技術都不兼容，使得 7+nm 成為一個「孤兒」。

但是，5nm 工藝作為 7nm 工藝的遷移，有更充分的準備能夠應用 EUV 技術。

另一個佐證則是，在 IEDM 的報告中，台積電宣布此次應用於光刻工藝的掩膜將為 81 塊左右，較前次節點的少。

其中掩膜則是光刻技術中的重要工具，其作用類似於「濾鏡」，合適應用掩膜能夠在晶圓片上製造出各種各樣的圖案，這也是製造晶片的重要步驟。

回顧台積電工藝更新的過程，其中採用的掩膜數量呈現上升的趨勢：從 14/16nm 的 60 塊到 10nm 的 78 塊，再到 7nm 的 87 塊。

這是十分合理的，如果要在同樣大小的晶片上製造出更多的電晶體，相當於要在同樣大小的木板上刻出更加複雜的花紋，就要多加一些掩膜來進行雕琢。

但是，如果將光源換掉，也就是找了一把更細的刀子，雕刻複雜的花紋就要更加簡單了。

為了提高驅動電流，台積電在 5nm 工藝中加入了高遷移率通道技術（High-Mobility Channel）。

雖然台積電竭盡全力地在各種報告中迴避對於此項技術細節的介紹，但是該技術應當在 5nm 工藝的菜單中。

這是一種通過提高載流子遷移率來提高正向電流的半導體技術，例如我們就相信台積電就會採用 SiGe 通道來增大 pMOS 器件的電流，並將帶來 18% 的性能提升。

就前幾個工藝節點來看，台積電的執行力還是有目共睹的。

從 16nm 工藝開始，開發周期一個比一個短，其中 7nm 工藝的開發是最快的。

如果不是中途 ASML 的光刻機沒有按時交付以及本次受到 「COVID-19」 疫情的影響，5nm 工藝的開發進程也一度被認為會超越 7nm。

一旦完成，5nm 工藝將給我們帶來集成度更高的晶片，台積電也能超越三星和 Intel 成為首先量產 5nm 的半導體製程公司。