先進半導體工藝帶來晶片成本的變化
文章推薦指數: 80 %
版權聲明:本文由半導體觀察翻譯自semiwiki,如需轉載,請與我們聯繫,謝謝。
先進工藝製程成本的變化是一個有些爭議的問題。
成本問題是一個複雜的問題,有許多因素會影響半導體製程成本。
本文將討論關於半導體製程的種種因素以及預期。
晶圓成本
影響半導體工藝製程成本的第一個因素是晶圓成本。
毫無疑問,晶圓成本在不斷上升。
製程的金屬層數隨著工藝的演進不斷上升,在130nm時典型的製程有六層金屬,而到了5nm節點則預期至少會有14層金屬。
從90nm節點開始開始引入應力技術以繼續增強電晶體的性能,這也會增加製程的成本。
從45nm到28nm節點,半導體製程引入了high-k柵技術以增強性能。
另一個變化是電晶體閾值電壓數目的變化。
在130nm節點,電晶體只有兩種閾值(常規閾值RVT管與低閾值LVT管),而到了16nm之後,有了多達五種閾值(超高閾值UHVT,高閾值HVT,常規閾值RVT,低閾值LVT與超低閾值ULVT)。
這是因為,從40nm到16/14nm FinFET,短溝道效應越來越明顯,為了控制漏電流必須引入多種閾值的器件。
顯然,這也會增加掩膜成本。
在先進半導體製程中,還會引入新的技術,如在16/14nm節點引入的FinFET技術,在5nm引入的堆疊橫向納米線(stacked horizontal nanowire )技術。
上圖顯示了不同工藝節點用到的技術,據此不同的工藝節點用到的掩膜層數如下圖所示:
新的光刻技術
從20nm節點開始,為了使用傳統光刻技術實現更小的特徵尺寸,半導體製程引入了多重pattern技術。
光刻機在28nm的時候只需要一次的光刻曝光就可以實現了。
但到了22nm/20nm,單次曝光有時候就不能給臨界層提供足夠的解析度。
晶片製造商就通過多重pattern的方式解決問題。
這也就是增加了一個簡單的兩步流程。
這當中的主要的挑戰就是刻這些細線圖案。
為了達到目標,晶片製造商只好使用雙重pattern技術。
在這個步驟里會需要兩次光刻和刻蝕步驟去確定一個單層。
使用這種雙重pattern技術,可以減小30%的pitch,而三重pattern則需要三次曝光,也就是需要三次刻蝕步驟。
除此之外,業界在10nm和7nm還會碰到其他問題。
在45nm和40nm的時候,設計的時候需要用到40層光罩,而到了14nm和10nm,光罩的需求量則上升到60層。
「如果沒有EUV,只是靠沉浸式去實現三倍甚至四倍pattern,那麼我們認為在7nm的時候,光罩數量會上升到80到85層之間」。
三星的晶圓製造資深主管Kelvin Low表示。
光罩層數的增加,也就代表著成本的水漲船高。
同時覆蓋物也將會成為Fab的災難。
覆蓋物需要把光罩層有秩序的精確地放置在彼此的身上。
而隨著mask的增加,覆蓋層也就會成為噩夢。
如果沒對齊,覆蓋層問題就夠你喝一壺了。
另外,現在做一層光罩需要1到1.5天,在7nm的時候使用多重pattern,那就需要差不多五個月的時間才能做好晶圓。
這就意味著如果繼續使用多重pattern,會導致晶圓成本高到無法接受。
除了多重pattern之外,另一種新的光刻技術是EUV。
然而,EUV的掩膜製造也十分困難。
EUV掩膜在很多方面與傳統193nm光刻的掩膜不一樣。
因為它有很大的改變,對於每個產品的特性或者功能,在供應鏈中會產生很大影響,其中包括光刻膠、掩膜及中間掩膜,也涉及製造設備,如採用電子束寫入設備以及軟體。
在5納米時,掩膜的寫入時間是最大的挑戰。
因為今天的單電子束寫入設備在做複雜圖形時的出貨不夠快,費時太久。
從己經出爐的報告來看,由於技術原因,設備的研發用了比預期長得多的時間。
事實上,任何突破性的創新技術從研發到成功,再達到量產水平,都是如此。
另外,即使使用EUV,多重pattern也是必須的。
只有在真正的關鍵層才需要採用EUV,而其他層仍然用多重pattern。
可以說,在未來這樣的混合模式光刻是趨勢。
而且,當EUV延伸至7納米以下時,作為一種提高光刻機放大倍率的方法,需要大數值孔徑的鏡頭(NA),為此ASML已經開發了一種變形鏡頭。
它的兩軸EUV鏡頭在掃描模式下能支持8倍放大,而在其他模式下也有4倍,因此NA要達0.5至0.6。
由此帶來的問題是EUV光刻機的吞吐量矛盾,它的曝光矽片僅為全場尺寸的一半,與今天EUV光刻機能進行全場尺寸的曝光不一樣。
最新 EUV 機器的價格超過 1 億歐元,是現有常規 193nm 光刻機價格的二倍多。
數字門密度與數字門成本
特徵尺寸縮小最大的動力就是大規模ASIC中數字門尺寸縮小,從而在相同的晶片面積上可以放下更多的性能更好的標準單元。
最終ASIC的成本應當同時考慮晶圓的成本以及門單元的密度。
數字門單元的尺寸在橫向上決定於多晶矽以及多晶矽通孔的間距,而在縱向上則等於金屬間最小間距乘以track數目。
Track數越小,門尺寸越小,但是布線也越困難。
晶圓成本,數字門密度與數字門成本如下圖左所示。
在130nm到65nm之間,晶圓成本上升的速度較慢,此後在40nm到20nm之間,晶圓成本上升由於加入了更多閾值電壓的電晶體而加快上升。
在20nm之後,晶圓成本上升速度再次加快,這次是因為多重pattern。
數字門密度如下圖中所示,密度以指數趨勢上升,該趨勢與摩爾定律相符。
單位數字門成本如下圖右所示,可見從130nm到20nm節點之間單位門成本下降較快,但是20nm之後單位門成本下降速度減緩。
Dark Silicon
目前晶片設計都有嚴格的功耗指標。
隨著門單元密度隨指數上升,單位面積的功率密度也隨指數上升,但是晶片散熱能力上升卻沒這麼快。
為了解決散熱問題,在晶片上出現了Dark Silicon,即晶片上部分電晶體在大多數時候是不上電的,僅僅在用到的時候才會啟動。
這些Dark Silicon面積包括各類加速器,舉例來說手機SoC裡面的視頻編解碼模塊的電源在不播放視頻的時候是關掉的。
這些Dark Silicon在大部分時間是不起作用的,從另一個角度說Dark Silicon也增加了晶片的成本。
設計成本
在先進工藝設計成本可謂是一飛沖天。
這就導致了在先進工藝下,晶片出貨量需要非常大才能抵消NRE成本。
如今,越來越少的設計可以滿足如此大的出貨量,因此很多設計出於經濟上的考量不再使用最先進的工藝。
結語
儘管先進工藝的晶圓成本不斷攀升,門單元的成本卻能夠保持下降。
然而,過高的設計成本卻成了一個問題,只有出貨量非常大的晶片才有機會使用最新工藝。
【關於轉載】:轉載僅限全文轉載並完整保留文章標題及內容,不得刪改、添加內容繞開原創保護,且文章開頭必須註明:轉自「半導體行業觀察icbank」微信公眾號。
謝謝合作!【關於投稿】:歡迎半導體精英投稿,一經錄用將署名刊登,紅包重謝!來稿郵件請在標題標明「投稿」,並在稿件中註明姓名、電話、單位和職務。
歡迎添加我的個人微信號MooreRen001或發郵件到
[email protected]點擊閱讀原文加入摩爾精英
詳細解讀7nm製程,看半導體巨頭如何拼了老命為摩爾定律延壽
談起半導體技術的發展,總是迴避不了「摩爾定律」這四個字——當價格不變時,集成電路上可容納的元器件的數目,約每隔18~24個月便會增加一倍,性能也將提升一倍。晶片的製造工藝常常用XXnm來表示,比...
IBM完成第一塊5nm晶圓,但晶片行業依然困難重重
隨著這幾年智慧型手機的高速發展,半導體行業的競爭也日趨白熱化。台積電、三星、格羅方德競爭激烈,製程工藝的開發與使用也相當激進;作為行業大佬的英特爾卻走得非常穩健,在三星、台積電大力推進10nm工...
美國將電晶體製程縮減到1nm 中國還能趕上嗎
近年來,晶片製造工藝的進步速度逐漸放緩,適用了20餘年的摩爾定律在新時代下也有逐漸失靈的跡象,從晶片的製造來看,7nm就是矽材料晶片的物理極限。不過據外媒報導,美國勞倫斯伯克利國家實驗室的一個團...
摩爾定律失效後 晶片的未來將會怎樣?
編者註:本文原作者John Markoff是《紐約時報》科技板塊的專欄作者。隨著晶片體積不斷縮小,半導體技術也在走向物理學極限。本文主要描述了摩爾定律失效所造成的影響以及計算機科學家們為完成技術...
詳解7nm工藝,三星,台積電,英特爾,格羅方德真不容易
晶圓代工巨頭企業三星、台積電和GF(格芯),在半導體工藝的發展上越來越迅猛,10nm製程才剛剛應用一年半,7nm製程便已經好似近在眼前。在業界盛行的摩爾定律將死的論調下,如此猛烈的突擊7nm製程...
摩爾定律續命至 1.5 納米!未來十年誰將從中得利?
問世 50 年的摩爾定律是支撐全球近 5,000 億美元半導體產值的最大依歸,然摩爾定律是否已經走上末路?是近幾年來半導體人最熱衷論戰的話題。日前,摩根大通發布一份報告,揭露 ASML 有能力支...
半導體工藝節點是如何演進的|智慧產品圈
01 摩爾定律下的工藝節點的形成 1958年,美國德州儀器公司的工程師傑克•基爾比製成了世界上第一片集成電路,1962年,德州儀器公司建成世界上第一條商業化集成電路生產線。此後,在市場需求的驅動...
超能課堂(135):納米製程背後的真真假假
我們經常在某手機發布會現場聽到,「××處理器採用了最先進的10nm工藝製造」,那麼究竟這個10nm代表著什麼意思呢?納米製程對於CPU、SoC而言到底多重要?又與電晶體、FinFET以及EUV有...
7nm EUV禁運怎麼辦?中國半導體要「有所為 有所不為」
近日見到一文「7nm大戰在即買不到EUV光刻機的大陸廠商怎麼辦?」。受「瓦聖納條約「的限制,今天中國即便有錢想買EUV光刻機也不可能,此話是事實,不是危言聳聽。但是也不必擔心,因為只有工藝製程達...
「鈷」榮登新一代半導體導線材料之王,挑起續命摩爾定律重任
以半導體為根基的第三次產業革命浪潮在人工智慧和大數據的助力下不斷引爆,但眼見摩爾定律瀕臨極限,新材料的革新勢必再上一個階梯。從 1997 年 IBM 以「銅」取代「鋁」後,二十年後的今天,屬於「...
沒有EUV 中國如何實現半導體產業強國之夢?
國際半導體製造龍頭三星、台積電先後宣布將於2018年量產7納米晶圓製造工藝。這一消息使得業界對半導體製造的關鍵設備之一極紫外光刻機(EUV)的關注度大幅提升。此後又有媒體宣稱,國外政府將對中國購...
從8年酷睿進化史看摩爾定律發展之殤
來源:內容來自「中關村在線」,謝謝。從2014年的Broadwell開始,英特爾酷睿處理器正式邁入14nm工藝時代。在此之後的四年中,酷睿處理器的製程工藝並沒有多少實質性的進展,包括2015年的...
突破製程工藝:為什麼說7nm是物理極限,美國的1nm是什麼概
適用了20餘年的摩爾定律近年逐漸有了失靈的跡象。從晶片的製造來看,7nm就是矽材料晶片的物理極限。不過據外媒報導,勞倫斯伯克利國家實驗室的一個團隊打破了物理極限,採用碳納米管複合材料將現有最精尖...