誰動了封裝業者的奶酪？

由於先進位程節點繼續向下推進的難度越來越高，前段晶圓製造企業不是戰略性地退出先進位程市場，試圖在成熟製程上發掘更多商業應用價值，就是在先進封裝領域投入更多資源，藉由封裝技術讓晶片效能更加精進。

但此一發展趨勢將對專業封裝廠商的發展前景造成巨大挑戰。

以往專業封裝廠商與前段晶圓製造業者是共存共榮的關係，未來雙方顯然還是會有合作的機會，但封裝業者面對晶圓製造業者向自己的主場步步進逼，除了防守之外，也必須謀求新的發展道路。

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先進封裝將是提高算力關鍵

在摩爾定律發展腳步遲緩的情況下，對晶片製造商而言，光是靠先進位程所帶來的效能增進，已不足以滿足未來的應用需求。

特別是在人工智慧(AI)、高效能運算(HPC)將成為半導體產業下一個殺手級應用的情況下，利用凸塊(Bumping)或打線(Wirebond)將晶片連接到基板上的傳統封裝，已經成為處理器算力提升的最大瓶頸跟功耗來源。

眾所周知，當處理器跟內存之間的距離越短，則處理器的運算延遲越低。

而這也是當代的高效能處理器普遍內建三級緩存的原因--緩存的容量越大，則處理器需要從內存搬移數據的機率越低，整個系統的效能與功耗也能因而獲得明顯改善。

然而，要將緩存跟處理器核心做在同一片單晶片上，緩存的容量必然受到限制，因為晶片面積越大，生產良率通常越差，成本也越昂貴。

也因為如此，針對高效能運算，台積電早在多年前就力推CoWoS封裝，利用矽中介層(Si Interposer)將多片小晶片「縫合」成一片虛擬的大晶片。

賽靈思(Xilinx)的高端現場可編程門陣列(FPGA)器件Virtex UltraScale+，就是首款利用此一技術實現商業量產的器件。

圖說：賽靈思的Virtex UltraScale+是首款利用CoWoS技術將FPGA與HBM整合在單一封裝中的商業量產器件。

上方的大晶片為FPGA本體，下方兩片小晶片則為HBM2。

在FPGA之後，NVIDIA的GPU、英特爾(Intel)的Nervana、谷歌(Google)的TPU與百度的崑崙處理器，都是採用這種邏輯晶片搭配高帶寬存儲器封裝架構的產品。

與傳統載板封裝相比，這種封裝架構最大的優勢在於可降低存儲器與處理器間的延遲，並降低功耗。

圖說：CoWoS封裝的基本架構，以GPU為例

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InFO搶走封測業者的奶酪

然而，CoWoS封裝因為使用矽中介層，因此其成本並不便宜，能負擔得起的晶片業者不多，出貨量也有限。

而這也使得在台積電主導先進封裝技術發展的研發副總余振華，跟當時在台積電內人稱「蔣爸」，現為中芯國際獨立董事的蔣尚義決定發展「精簡版」的技術，也就是後來協助台積電擠下三星電子(Samsung Electronics)，連年獨拿蘋果(Apple)應用處理器訂單的整合型扇出封裝(InFO)。

與CoWoS相比，InFO最大的特點在於使用以高分子聚合物(Polymer)為基礎的薄膜材料來製作重分布層(Redistribution Layer, RDL)，並以此取代矽中介層跟封裝載板，不僅省下大量成本，也讓晶片的封裝厚度明顯降低。

對於手機等年出貨量動輒上億台的移動裝置來說，成本跟厚度是非常重要的兩大因素，即便InFO的性能表現遜於CoWoS，手機晶片業者跟手機品牌商依然樂於採用InFO。

圖說：各種InFO衍生封裝與對應傳統覆晶封裝比較

早在台積電推出CoWoS之際，台積電與封裝業者的關係就已經開始出現火藥味，因為高階封裝雖然市場規模不大，對封裝業者而言，卻有不錯的利潤空間。

因此，當台積電推出CoWoS，封裝業者就已經有所警覺，但卻無力發展對應的技術，因為矽中介層是不折不扣的半導體工藝，即便其線空(L/S)仍有數微米到數十微米，與納米尺度的先進工藝差了好幾個數量級，封裝業者要發展以矽為基礎的工藝，還是有很高的門坎要跨越。

另一方面，誠如前文所述，CoWoS封裝的市場需求量其實不大，可說是利基型產品，因此封裝業者雖心生警戒，倒也沒有大動作響應的必要。

而InFO的成功，則迫使封裝業者必須提出對策，因為InFO等扇出封裝鎖定的是手機AP等消費性應用產品的晶片市場，封測業者有輸不得的壓力。

此外，隨著晶片單位面積上的I/O數量越來越多，凸塊、打線、錫球等封裝方法很快就會遭遇到物理極限，倘若不發展扇出技術，把I/O分散開來，日後封裝業者恐怕只剩汽車晶片的封裝訂單可接。

車用晶片對於封裝技術的要求不在高密度，而是高可靠度，打線跟凸塊在可靠度方面擁有極大優勢。

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RDL優先是封裝業者的技術天險

即便封裝業者已經意識到發展扇出晶圓級封裝(FOWLP)技術的迫切性，但跟前段晶圓製造業者相比，封裝業者先天生就處於不利地位，因為封裝業者必須採用RDL優先(RDL First)工藝，而其技術挑戰遠比晶片優先(Chip First)工藝來得高。

與晶片優先工藝相比，RDL優先工藝的材料必須經過更多道工藝步驟，而且會接觸到更多化學品，因此在製作過程中遇到污染或加工失敗導致不良品出現的機率更高。

換言之，針對RDL優先，封裝業者必須跟材料業者有緊密的溝通跟配合，確保材料特性跟製程參數互相匹配，才能確保良率。

截至目前為止，就筆者所知，除了三星已成功將RDL優先工藝運用在自家手機AP的封裝上之外，僅少數兩三家封測大廠已經順利突破相關技術門坎，如台灣的日月光跟力成。

力成近日還在台灣的新竹科學園區內擴建竹科三廠，準備在FOWLP領域有番作為。

在半導體材料端，過去並未有業者推出專為RDL優先所設計的專屬材料，但在月前甫結束的Semicon Taiwan 2018展會上，已有材料業者發表專為RDL優先工藝所設計的暫時接合跟RDL建構材料，這意味著RDL優先工藝最大的障礙之一，已經快要有對應的解決方案，未來封裝業者跨入FOWLP的難度可望略微降低。

不過，對封裝業者來說，最大的挑戰不在晶圓級封裝(WLP)，而是面板級封裝(PLP)。

面板級封裝的單位時間吞吐量是晶圓級封裝的數倍之多，但需要控制的變量跟難度也更大，因此目前還未聽聞有封裝業者實現FOPLP量產。

但PLP的技術關卡若能挑戰成功，其經濟回報將十分巨大，而且面板級封裝更有利於實現異質整合，這才是封裝業者能跟晶圓製造業者做出差異化的關鍵所在。

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異質整合讓封裝業者搶回主動權

事實上，當前封裝產業正面臨一個重要的轉型關頭，能夠實現商業模式變革的業者，才有機會生存下來。

過去封裝業者與整合組件製造商(IDM)、晶圓代工業者之間的關係是合作遠大於競爭，可以共存共榮，但未來即便不是競爭大於合作，也是競合各半的局面。

除了先前提到的CoWoS、InFO之外，英特爾(Intel)與其宿敵超微(AMD)也已經在封裝領域展開合作，共同推展嵌入式多晶片互連橋接(Embedded Multi-chip Interconnection Bridge, EMIB)技術，並已成功運用在商業量產上，也就是英特爾的第八代Core G系列處理器。

圖說：英特爾與超威共同研發的EMIB封裝

該處理器在單一封裝中，整合了英特爾的CPU、超微的GPU，而GPU本身跟其周邊的HBM2內存就是用EMIB實現互聯。

該技術是以矽晶片作為主晶片之間的互聯信道，因此理論上只有晶圓製造廠有能力發展這種技術，封裝業者對此恐怕無能為力。

據了解，台積電可能也在發展類似的技術，因為在台積電的封裝技術發展路線圖上，有一種名為System on Integrated Chips(SoICs)的技術，目前該技術細節尚不清楚，但根據台積電對外揭露的部分信息，這項技術將可允許兩顆晶片直接用10納米以下的線路互聯。

除了利用半導體工藝來實現這種網橋之外，應該沒有其他工藝技術可以實現如此細的線寬。

在摩爾定律進展放慢之際，晶圓製造業者為了創造技術持續推進的空間，對封裝的投入絕對是玩真的。

所以我們才能看到多年宿敵在封裝領域上演大和解戲碼，台積電的先進封裝產能則是一再擴張，近期甚至宣布將在台灣苗栗的竹南科學園區興建占地達14.3公頃的先進封測廠。

這些跡象都顯示，封裝業者除了早已駕輕就熟的垂直分工營運模式外，還必須找到新出路。

日月光總經理暨執行長吳田玉日前就在慶祝IC發明60周年的紀念場合中表示，未來封裝產業必須要從供應鏈的思維中跳脫，除了既有的合作模式之外，更要學習直接面對客戶需求，用異質整合幫客戶量身打造專屬的晶片模塊方案。

他表示，許多系統廠跟網絡巨擘，都需要高度客制化的解決方案，例如谷歌、百度、阿里巴巴、臉書(Facebook)的雲端數據中心，都需要客制化的方案來支撐其運作。

封裝業者面對新的產業競合局面，必須培養出新的商業合作模式。

但新的商業模式必然伴隨著新的挑戰。

就技術面來說，如何建構出為客戶打造客制化異質整合方案的能力，將是封裝業者必須優先解決的問題。

近期日月光與電子設計輔助(EDA)工具大廠益華計算機(Cadence)共同開發專屬日月光的扇出封裝設計工具跟量產流程，就是重要的一步。

沒有標準流程跟工具，封裝業者直接面對客戶的商業模式將很難規模化。

這也是過去系統級封裝(SiP)在業界喊了許多年，卻始終未能成氣候的主因之一。

在這條爭取主動權的道路上，封裝業者還有很多地方需要學習。