晶片的未來：繼續縮小OR改變封裝？

來源：本文由半導體行業觀察翻譯自 semiengineering ，謝謝。

隨著流程趨於完整，工具不斷精進和在市場上獲得認可，先進封裝正在成為主流。

隨著在單個die上集成各式各樣的功能模塊（部件）的成本持續上升，先進封裝正迅速成為晶片製造商的主流選擇。

儘管圍繞這一轉變已經有好幾年的討論，但實際情況是，它經歷了半個多世紀才得以實現。

上世紀60年代，先進封裝始於IBM的倒裝晶片，而在20世紀90年代，隨著多晶片模組的出現，先進封裝技術又得到了進一步提升，特別是在mil/aero市場。

儘管如此，先進封裝此前從未成為商業晶片製造商的首選，因為在矽領域，縮小特徵尺寸的成本更低，針對等比例縮小的工具和IP生態系統已經很好地建立起來，並且從設計到盈利的時間（time-to-profitability）也更明確。

隨著finFETs和double patterning的引入，16 / 14nm節點處的經濟發生顯著變化。

在更新的節點上，設計和製造成本將不斷增加。

特徵尺寸的縮小在5nm節點的過孔甚至和互連將需要新材料， 5nm或3nm節點上需要新型電晶體結構（目前來看，最可能的是全柵FET）。

此外需要高數值孔徑的EUV，以及新的刻蝕、沉積和檢測設備。

總而言之，這些步驟增加了在先進工藝流程中開發和製造晶片的成本，能夠用足夠的體量來對沖這劇增成本的市場機會變得越來越少。

儘管EUV技術的持續延遲迫使設計團隊採用metal1和metal2的多重曝光，但上述的那些因素對於半導體行業來說並不意外。

然而，行業需要時間來開發可行的替代方案，並證明和改進方案。

EDA供應商正在提供設計工具和完整的流程，支持選擇各種封裝技術構建晶片，並且在高可見性市場（高知名度市場）中生產足夠的先進封裝晶片，以證明該方案是可行的，比如蘋果、AMD、華為、思科、IBM和賽靈思（Xilinx）等供應商，以及3D NAND、高帶寬內存（HBM）和混合內存立方體（Hybrid Memory Cube）等技術。

另外，在全球最大的IDM公司中，英特爾和三星現已提供低成本的專有橋接技術及代工服務。

除了2.5D和3D封裝技術之外，所有主要的OSAT都提供一個或多個版本的扇出型晶圓級封裝（fan-out wafer-level packaging，fan-out WLP）技術。

先進封裝各個領域的增長反映了這一現狀。

圖 1：不同平台的先進封裝營收（縱坐標單位為十億美元）。

資料來源：Yole Developpement研究機構於2017年5月發布的2017年先進封裝行業報告

自動化工具的設計

先進封裝市場增長的跡象之一是設計自動化工具的發展。

在三大EDA供應商中，Cadence是率先提供封裝工具和解決方案。

早在上個世紀九十年代,Cadence就進入了這一市場，自2000年以來，它一直基於模擬晶片設計並不能簡單套用等比例縮小原理的事實而從事相關的工具開發。

而這一遠見花了近15年的時間，終於成為市場主流，其他EDA供應商也發現了封裝領域是一個值得投入研發的機會。

本月初，被西門子收購的Mentor推出了用於先進封裝的流程和新工具。

該公司的高級IC封裝解決方案部門——Board Systems Division的產品營銷經理Keith Felton說：「這個工藝現在類似於矽工藝。

我們預計將推出多個設計套件。

因此，您將看到兩個用於fan-out晶圓級封裝的套件，每個封裝都有細微變化，同時還將推出堆疊die，基板上晶圓上晶片（chip on wafer on substrate，CoWoS），高引腳數倒裝晶片和系統級晶片封裝(system-in-package，SiP)等多種封裝技術」。

Felton表示，上述設計套件將與其他工具一起使用，包括DFMtools和PCB分析和驗證工具。

ANSYS總經理兼副總裁John Lee表示：「這些都是基於物理的仿真。

這不僅僅是關於半導體的問題，還是熱分析和機械模擬。

以台積電的InFO技術矽片的晶圓級封裝為例，由於明顯的物理效應，需要進行同步熱學分析。

這可能發生在7nm、10nm、16nm甚至更早的工藝節點。

但散發熱量的元件將影響系統的可靠性。

所以如果你考慮的是電遷移而不是熱效應，那你的分析可能會偏悲觀；然而如果所以，如果你談論的是電遷移而不是熱量，那麼你可能對世界有一個悲觀的看法。

如果你的觀點不是悲觀的，那將會很危險的」。

Synopsys公司董事長兼聯合執行長Aart de Geus表示，真正的關鍵在於將整個系統可視化，並構建跨封裝方案的組件和工具。

「因此，在IP解決方案上，你必須對其進行描述使之在任何情況下都有效。

整體仿真是對由各種形式的多個晶片組成的系統進行仿真，當然也包括軟體仿真。

對設計人員來說，建立模型和原型的能力至關重要。

包括針對數字和混合信號相關的設計」。

de Geus指出，它（代指上面的系統可視化？跨封裝方案的組件和工具？整體仿真？還是建立模型？我沒找到相關資料，前後文又聯繫不起來，沒法準確翻譯）該解決方案還包括硬體模擬（emulation）和軟體原型，「不管是在封裝內部還是在7nm SoC上，你需要能夠在這些虛擬的硬體上運行軟體」。

但這些應用於先進封裝的工具，在預測的準確性上都還有很長一段路需要繼續探索。

「EDA設計工具將給半導體行業帶來巨大影響，」TechSearch International總裁Jan Vardaman表示：「如果沒有設計工具，很多事情都無法完成，未來工具應用將更加廣泛。

在一個設計中，只要劃分允許，你想儘可能多地使用成熟工藝，為此，我們迫切需要設計工具。

」

封裝策略

「隨著產品一代代演進，我們的第一代方法逐漸成為常態，」ASE的高級工程總監Ou Li如是說，「隨著先進產品的發展，我們可以把所學到的東西用於其他產品，希望利用學習曲線、機器學習及產能，我們能夠容納其餘的這些產品。

因此，最先進的產品得到了產量和業務規模的支持。

對於規模更小、更分散的市場來說，這些情況可能不會出現。

但是對於產品需求來說則正好相反，這是因為我們已經從其他產品中認識到了這一點。

」

儘管如此，市場分化仍然有影響。

隨著由軟體所定義的設計越來越多（而不是利用通用硬體平台將差異化編碼到軟體中），每個設計都變得與眾不同，並且終端客戶的要求也更為嚴格。

「每個不同類別的產品都面臨不同的挑戰，」李說，「但對於系統級晶片封裝SiP來說，我們必須嚴格滿足客戶需求。

這是所有先進封裝的趨勢。

下一步是開始構建平台，以便更快速地交換系統組件，並利用封裝增加所謂的「大規模定製（Mass Customization，MC）」方法。

STATS ChipPAC的全球產品營銷副總裁Scott Sikorski表示：「真正的機會是將所有功能集成到一個平台上。

這將推動下一個階段的增長。

eWLB（嵌入式晶圓級球柵陣列）這種扇出型封裝可用於構建那些已經以不同方式構建的晶片。

」

企業採用這種封裝方案的速度還有待觀察。

在過去的18個月裡，人們對於fan-out的需求一直很高，但開發這類設備的能力有限。

不過，最近這一情況發生了變化，因為封測代工廠OSAT提升了他們的產能。

Sikorski說：「現在更多OSAT企業具有了開發大量設備的能力，不久將有更多設備投入市場。

」Sikorski指出，封裝作為一個集成平台也開始受到關注。

「由於你已經擁有所有的基礎模塊，因此集成平台是一種非常低成本的方法。

最初，我們認為這將是一種PoP（Package on Package）封裝形式，在晶片周圍存在一個通孔結構。

但是當時我們認為，供應鏈還沒有準備好。

」

學習曲線

過去幾年的一大進步來自於在各種市場上使用先進封裝的經驗。

「做封裝、測試和DFT的人現在成為了搖滾明星，」eSilicon營銷副總裁Mike Gianfagna說：「甚至封裝的複雜性也在增長。

使用2.5D封裝技術，必須考慮矽襯底、熱量和機械應力以及更多的分析。

因此，封裝和DFT團隊進入開發過程的時間更早一起，DFT甚至可以影響整個時間表。

」

我們的目標是在設計過程中增加更多的可預測性，而這需要時間。

不過，企業高管和分析師認為可預測性正在改善。

「這仍然不是常規的，因為任何新技術或技術節點都有學習曲線，」Gianfagna如是說，「幾乎在每一塊晶片上，我們都在首次嘗試某些新技術。

但是，在識別問題，了解晶片、內存、高性能I/O和基板之間的相互作用等方面，我們正在爭取做得更好。

」

Cadence的engineering group director Brandon Wang說，所有主要的網絡公司現在都在採用2.5D設計。

「明年將會推出新產品，」Wang說。

「你將在其他晶片封裝中看到更多的傳感器，特別是MEMS晶片。

儘管如此，這些設計的性質是截然不同的。

直到最近，許多設計（設計被分割 這種表述合理嗎？）都被分割得很細，因此很難為它們創造出一套方法。

但設計的方向是確定的，由於傳感器價格低廉，因此它們將成為更標準的設計單元。

這更像是一種平台化的方法，利用該方法你可以很快地獲得所需要的東西。

」

要實現這一點，需要多個die的協同設計，其中傳感器參數與其餘電子元件需同時進行調整。

「傳感器將無處不在，必須對它們進行協同優化，」Wang說，「傳感器將變得更加以電氣為中心。

電子設計師仍然專注於終端設備的產量，而平台將使他們能夠專注於電氣性能並與傳感器平台溝通。

每個系統都將擁有傳感器，但你可以設計一個針對特定情況進行優化的傳感器集線器（sensor hub）。

這樣，如果你將5個傳感器集成為一個傳感器集線器，其價格不是單個傳感器的5倍，也許只有1.3倍。

而且，它是一個標準的傳感器或傳感器集線器，所以你知道它的工作方式。

」

對平台上的關注是這一戰略的關鍵。

這樣可以更容易地將異構性添加到具有更強可預測性結果的設計中。

但平台也可以大大降低設計成本，因為它們具有經濟上的規模效應，從而更具有競爭力。

ARM市場開發高級總監Bill Neifert表示：「客戶正在尋求更多來自我們的指導和設計建議。

去年我們提出了設計指導，但不僅僅是關於處理器的，還關乎性能和功耗。

我們還有一個預先構建的軟體平台來幫助他們克服傳統的障礙。

」

其中一個問題是，不再有一個最優方法來完成某些工作。

過去，工藝是由工藝過程的節點來度量的，對異構性的強調大幅度增加了可能的選擇數目。

並非所有功能都必須集成到單個die中，即使在同一工藝節點上，許多時候從一個代工廠到下一個代工廠，IP都會發生顯著變化。

「現在我們正在與主要合作夥伴一起參與到設計的各個方面。

」Neifert說：「甚至包括早期RTL電路的設計，儘管更典型的情況是，RTL電路設計是在IP級而非子系統級上完成的。

現在它包括從安全要求到安保的一切相關環節。

我們試圖找出其中的薄弱環節，這樣，當我們把所有環節集成到一起之後，就沒有潛在問題了。

」

上述情形僅僅是一個開始。

EDA設計工具和流程的推出將在這些設備（前面幾段沒有設備相關的內容，指代不明，譯成晶片？半導體設備？）中增加一個全新的控制級別。

「你將看到擁有更高精度、更小特徵尺寸（的晶片），並且我們將開始以3D方式進行設計。

」Mentor的Felton說：「你將能夠為基板『假設』情況構建藍圖，擁有包含熱驗證的晶片級模型。

」

（學習曲線的）目標是對不同的封裝方案進行早期分析，這對選擇基板、封裝類型、IP以及晶片內部和晶片間的互連方式顯得尤其重要。

「用戶類型是各不相同的，」 Felton說，「有的IC設計師和架構師提出諸如堆疊die或PoP封裝類型，並將它們交給另一個團隊進行封裝設計。

這需要專門的解決方案和流程。

使之從機械實現遷移到EDA設計工具上。

」

結論

摩爾定律歷經52年，單個die上的晶片設計和製造已經可以非常容易地預測到了。

整個生態系統也都已經到位，它就像一台精密調諧的機器。

先進封裝需要時間才能達到同等水平的可預測性，但是現在有了足夠多的系統解決方案，而且有很多成功的封裝案例，先進封裝不再是一種巨大的賭博。

隨著更多工具和可預測性被創造出來，它們的價格也將繼續下降，從而進一步支持fan-out和2.5D技術的實現。

大多數業內人士認為，少數幾家公司將繼續在最先進節點上縮減邏輯（尺寸），但越來越多的公司在將圍繞該邏輯的封裝中加入更多元素。

未來是異構的，最簡單的方法將是在一個封裝中（而非在單個die上）將這些元素集成起來。

原文連結：https://semiengineering.com/shrink-or-package/

今天是《半導體行業觀察》為您分享的第1317期內容，歡迎關注。

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