摩爾定律還能繼續，有技術為證！｜半導體行業觀察

來源：本文由半導體行業觀察翻譯自semiengineering，作者ED SPERLING，謝謝

摩爾定律在過去52年中一直是「更小，更快，更便宜」的代名詞，但越來越多的人認為它只是諸多選擇之一，晶片行業開始針對特定的市場需求進行調整。

這並沒有使得摩爾定律失去意義。

眾多行業人士透露，從16 / 14nm衝擊7nm的公司數量要多於直接衝擊16 / 14nm finFET的公司。

但是，這種遷移也需要考慮到：

• 當代工廠利用16 / 14nm finFET進行相同度量時，節點命名在20nm之後就變得無意義。

因此，對於10nm或7nm並沒有一致的定義。

更有價值的數字是各個代工廠的性能和功率的比較。

• 即使摩爾定律最執著的支持者也正在從每兩年一個節點逐漸減緩到每三、四年一個節點。

但業內人士表示，由於成本和複雜程度的上升，許多公司計劃跳過節點，所以並不是在每個節點都投放生產晶片，而是計劃開發測試晶片來保持現有的最新技術，而他們的量產晶片的遷移則會延遲長達八年之久。

• 像蘋果和谷歌這樣的大型系統公司正在開發晶片，他們的開發違背標準的度量，因為他們是特定於應用程式的。

相比之下，大多數節點特定的度量都是基於ASIC（專用集成電路）而不是ASSP（在特殊應用中使用而設計的集成電路）。

此外，這些統計數據一般不包括在半導體行業統計數據中，因為系統公司不分享這些數據。

因此，半導體行業真正遵循的摩爾定律不再是簡單的計數練習。

邏輯器件仍在縮小，但不是連續的或成比例的。

而隨著高級封裝的進一步發展，封裝可以任意組合，例如最新的幾何工藝搭配上舊節點的IP製成的邏輯晶片。

西門子董事長兼執行長Wally Rhines表示：「在過去50年中，提高複雜性的最便宜和最簡單的方法是縮小尺寸並增加晶圓直徑。

但現在，這不是最簡單的方法了，而是需要進行一個權衡。

我們要為需要的性能做最經濟的事情。

其中一些將使我們幾乎永遠都能繼續擁有越來越小的晶片尺寸。

但是，最經濟的折衷可能是更好的系統工程，多晶片封裝，以及各種技術的結合，以最節約成本的方式不斷提升能力。

」

這些變化集中體現了對於半導體設計和製造方面所取得進步的衡量基準的不同看法。

ARM的執行長Simon Segars說：「從根本上講，摩爾定律每年都會提供更強的性能和擴展功能。

除了讓電晶體和柵極小到原子級別尺度以外，還存在許多維度。

數代器件只是在縮小尺寸，然後人們開始思考，『如果我們在這裡使用一些不同的材料和材料科學會如何？』這會帶來巨大的進步。

我們即將看到EUV的引入，這將為縮小電晶體和半導體製造技術注入新的生命。

同時，人們正在尋找其他方法來進行計算，如量子計算。

這依賴於一套完全不同的技術。

然而，成功雖然可能需要10年時間，但是一旦成功便會產生大量新的並行性，這將是又一個影響幾代人的摩爾定律。

」

光刻

由於雙重曝光成為關鍵金屬層（即20nm處的金屬1和金屬2）的要求，大多數專家認為，器件縮小的主要限制因素是光刻。

幸運的是，晶片製造商已經能夠擴展傳統的光刻技術。

使用各種多重曝光工藝，晶片製造商能夠分開掩模和圖案。

這種方法可以將今天的193nm波長的光刻技術擴展到16nm / 14nm，10nm甚至7nm。

但是在7nm或5nm處，圖案複雜性和掩模計數正在成為浸入式和多重曝光的限制因素。

28nm器件具有40至50個掩模層。

相比之下，14nm / 10nm器件具有60層，預計7nm可以躍升到80到85層。

在5nm可以有100層。

為了簡化7nm/5nm的工藝流程，晶片製造商一直在等待極紫外（EUV）光刻技術，這是一種13.5nm波長的技術。

EUV預計為45nm，但遇到了一些僅僅在最近才剛剛解決的問題。

隨著光源的增強，產量持續上升，EUV似乎終於接近了商業化生產。

極紫外光刻技術是否接近大批量生產還有待觀察。

ASML的EUV服務和產品營銷副總裁Hans Meiling表示：「我們的工廠每小時生產100個晶圓，今年晚些時候將提高到每小時125個晶圓。

」

同時，根據11個月平均數，正常運行時間已經提高到80％以上。

Meiling表示是90%+，這與浸入式光刻相當。

事實上，我們已經達到了這一點，但並不令人震驚。

這個項目看起來就像科幻小說中的內容。

這裡有一些工程技巧。

首先是從小液滴中得到穩定的錫液滴。

這些小液滴被雷射擊中。

然後，雷射再次發射，這次是主脈衝。

主雷射脈衝擊中薄餅狀錫液滴並使其蒸發，轉而將它變成等離子體。

等離子體發射13.5nm波長的EUV。

「每秒有5萬個液滴，」Meiling說，「這是一個受控的過程。

它們以每秒數百米的速度流進去。

然後我們將CO²雷射射入每個液滴。

因此，CO²雷射器的速率與液滴發生器相同。

每個液滴都變成了薄餅。

由於CO²的作用，它膨脹成為200-400微米的霧滴，而不再是固體。

第一個脈衝使它成為了薄餅。

」

圖1：跟隨反彈光。

（來源：ASML）

更令人震驚的是，這是有效的。

有越來越多的論文可以證明這一點。

但是，儘管在光刻方面有這些改進，但在許多方面，縮小的極限變得越來越明顯。

每個新節點的布局靈活性都在降低。

英特爾能夠在45nm轉移到1D圖形，主要是因為CPU不需要與SoC擁有相同的靈活性水平，它的結構更加規則。

對於SoC或ASSP，限制更為明顯。

Lam Research首席技術官Yang Pan,說：「我們認為，使用EUV工藝，二維圖案會變得太困難。

首先，EUV仍然有掩模缺陷問題。

我們必須修復這些缺陷，但我們肯定無法一遍又一遍地修復。

其次，如果要為EUV獲得良好的刻線邊緣粗糙度特性，則需要大量能源。

目前這是不可能的。

所以EUV會走進1D空間。

我們此時看不到2D。

」

圖2：1D vs 2D （來源：Multibeam公司）

EUV工藝還存在很多限制。

Applied Materials蝕刻業務部副總裁兼總經理Raman Achutharaman說：「主要的是EUV的解決方案。

它沒有解決定位誤差的要求。

其二，隨著較長的EUV的推出，甚至EUV也需要多重曝光。

對於切割和通孔，可以使用EUV。

但是對於線和空間，你只能使用基於空間的方法。

」

不過，EUV工藝也有一些進展，部分原因是多家公司的大量投資，以及人們認識到EUV即將具備生產價值。

直到去年，薄膜也是一個問題。

沒有人願意負責開發薄膜，所以ASML開發了自己的薄膜。

EUV進入線和空間的生產需要時間，而不僅僅是掩模切割。

但是，這些方面現在得到了充分的進步，EUV技術也將會獲得一些動力。

這一切何時會發生取決於許多因素。

但從純光刻的觀點來看，ASML表示，EUV一直到1.5nm都有一條清晰的路徑，通過更高的數值孔徑技術和變形透鏡，可以將雷射延伸到更大的表面上，就像一台用於顯示寬屏電影的老式CinemaScope投影機。

ASML高級首席架構師Jan van Schoot表示：「在晶片方面，挑戰基本上是刻線邊緣粗糙度和光子發射噪聲。

我們必須努力在晶圓上獲得足夠的能量。

本質上，應對光子發射噪聲有兩種方法。

你可以用暴力方式，應用更多的光子得到更好的統計數據。

還可以嘗試提高應用於晶片的圖像對比度，這是更優雅的方法。

」

其他後端的變化

EUV顯著減少了構建晶片所需的掩模層的數量，加快了製作矽片的時間。

業內人士表示，現在需要大概60到90天的時間才能從代工廠獲得晶片，這比先前的節點多花了大概45到60天。

利用EUV減少掩模數量會有效解決這一問題。

但減少掩模只是一個因素。

正如越來越多的設計規則所證明的那樣，工藝變化仍然是一個主要問題。

Cadence產品管理總監Christen Decoin說：「設計規則越來越多，完成設計規則所需的操作數量呈指數級別增長。

DRC檢驗無法再通宵運行了，這總共需要四天時間。

如果使用EUV，著色規則較少，但是實現它尚需時日，我們仍然需要雙重曝光，雖然複雜度不會像7nm時那麼糟糕。

」

每個新節點的工藝過程都會增加。

規格從不體現為確切的數字，所以一個掩模與另一個不同。

雖然這通常在設計工具中處理，但該方法是增加時間裕度。

我們需要在低產出和高性能之間權衡。

這是FD-SOI並未廣泛宣傳的賣點之一，部分原因在於提供FD-SOI的代工廠必須與先進的節點技術共舞。

FD-SOI只是其中的一個選擇。

縮小正變得越來越困難，而且它也變得越來越貴。

因此，一些晶片製造商正在考慮擴展技術投資的一些替代方案。

所以有些廠商迴避了10nm，直接跳躍到7nm。

而在7nm處，他們可以遷移到5nm，或使用不同的架構繼續保持在7nm。

ASM國際首席技術官Ivo Raaijmakers說：「還有很多方法可以用於器件的架構。

您可以用5nm的納米線改變柵極長度。

但是對於晶圓廠而言則會越來越昂貴，研發費用越來越高，而需要的其他技術也越來越多。

」

Raaijmakers表示，現在的權衡是，在現有節點上更進一步，或直接跳到未來的節點，或是讓下一個節點擁有足夠多次的疊代。

「對於密度的巨大挑戰就像控制諸如寄生電容和電阻這類寄生效應。

」

封裝：摩爾定律的一部分

封裝並沒有被忽視，這就是為什麼近日在封裝方面有很多活動的原因。

先進封裝增加了一種全新看待的摩爾定律視角。

相比於存儲器、處理器、I/O這些需要在同一工藝節點處共同開發的元素，封裝允許不同節點上的各個部件的混合。

這為晶片製造商開闢了新的自由度。

在過去，我們很擔心多大的封裝適合一片矽片。

這導致了一大堆問題，主要涉及生產能力和熱量。

電阻和電容對於信號通過越來越細的導線傳播速度的影響。

電阻也產生熱量，這可能導致信號完整性問題、電遷移，並且可能導致質量隨時間的退化。

此外，片上資源存在線路擁塞和競爭。

而在45nm以下，模擬IP不再縮小，這就是為什麼模擬IP廠商在其產品中增加了更多的數字電路。

扇出型（fan-out）、系統級封裝，以及2.5D配置徹底改變了這個等式。

簡化這些工藝的流程正在開發，但過去幾年來，人們對於這一方法的興趣也在迅速上升，特別是在過去12個月中，蘋果公司在iPhone 7處理器採用了台積電的整合扇出（InFO），以及來自思科和華為等公司的高端2.5D網絡晶片。

台積電的InFO使用扇出晶圓級封裝，它大致位於2.5D與有機襯底系統級封裝之間，所有這些都可以利用最先進的邏輯工藝節點，結合其他晶片或在較舊節點處開發的IP。

這裡的關鍵是如何將晶片放在一起進行電氣連接。

STATS ChipPAC產品技術營銷總監Seung Wook (S.W.) Yoon表示，一種新方法是使用層間電介質而不是凸塊來連接裸片。

「這比倒裝晶片更可靠，而且沒有凸塊或管腳。

」

我們還有更多的封裝方式，對於IP供應商來說，這有巨大的好處，因為它們仍然可以銷售用於最先進的晶片的老式節點開發的技術。

對於模擬IP而言，IP供應商可以節約海量時間和開發成本。

但它也為晶片製造商提供了降低成本的更多選擇，因為它們不必將一切都縮小到同一個晶片上。

這導致了半導體行業更多的合作和興趣。

eSilicon營銷副總裁Mike Gianfagna說：「這不再是瘋狂的事情。

幾周前，我們剛剛完成了2.5D設計，使用了HBM（高帶寬內存）和一個將在今年晚些時候投產的大型ASIC。

這不僅僅針對ASSP供應商，他們擁有一個絕對的市場，而且成本沒有對象。

它正在轉向ASIC，這意味著整個生態系統——包括客戶，ASIC供應商，晶圓廠商，IP供應商都在為之努力。

我們需要團隊合作才能使新設計誕生。

幾年前，沒有辦法可以奏效。

這是一個秘密社區。

但是現在每個人都在談論。

」

結論

把這一切都帶回摩爾定律是否有意義，我們不得而知。

原來的研究是相當直截了當的，但它已經被重新詮釋了很多次，現在很難說什麼是摩爾定律，什麼不是摩爾定律。

正如Synopsys董事長兼聯合執行長Aart de Geus所說：「如果你認為摩爾定律完全是經濟學觀點的話，那麼就將面臨巨大壓力。

但從技術的角度來看，還有很多地方可以去努力。

八年前的爭論是，finFET不會出現，因為它是垂直的、非常脆弱的結構，在經濟上沒有任何意義……摩爾定律的唯一規則是：永遠不要說不可能。

」

原文連結：http://semiengineering.com/moores-law-a-status-report/

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