高通為何繼續採用三星10nm工藝而暫且放棄台積電7nm工藝
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近日,有媒體報導,高通的驍龍845晶片有關技術參數曝光後,顯示其並未選擇台積電的7nm工藝製程,而是繼續採用了三星改良的二代或三代10nm工藝製程。
這是為什麼呢?今天IC春秋從集成電路工藝演進角度為您做一個大致的解釋。
一、集成電路製造工藝的"前道"與"後道"
集成電路製造工藝分為前道和後道。
前道工藝又稱為"擴散工程",大約包含300-400道工序,其最終目的是在矽片上製作出電路,前道工程包括不同的製程,主要包括形成各種材料薄膜的成膜製程;在薄膜上形成電路圖案並刻蝕,加工成確定形狀的光刻製程;在矽中摻雜微量導電雜質的摻雜製程等。
後道工藝是在已完成的矽圓片上對每個IC裸片(Die)進行逐個測試,切分矽圓片,把合格的Die固定在引線框架的中央島上,將Die上的電機與引線框架上的電極用細金絲鍵合連接,然後,把Die封入模壓塑封料中,印上品牌、名稱、型號,電鍍引線,切分引線框架成為一個個的集成電路晶片,把引線加工成各種各樣的形狀。
如此做成的晶片要按IC製品規格分類,檢測可靠性,出廠前最終檢查,作為初製品到此全部完成。
二、前道工藝的"漏電流"挑戰
由"前道"與"後道"的區別,我們可知,其實集成電路製造主要是指前道,後道通常稱為封裝測試。
集成電路製造發展到今天,那前道工藝的最大挑戰是什麼呢?
摩爾定律,大家都知道:當價格不變時,集成電路單位平方英寸上電晶體的數目每隔18-24個月就將翻一番,性能也將提升一倍。
摩爾定律就決定了前道工藝的最大挑戰就是要不斷微縮柵極線寬,在固定的單位面積之下增加電晶體數目。
而由此帶來的問題就是,隨著柵極線寬的逐漸縮小,其氧化層的厚度隨之縮減,這樣就使得絕緣效果不斷降低,從而導致漏電流變大成為難以解決的難題。
因此,集成電路製造界的專家們在 28 nm
製程節點導入了HKMG工藝(High-k Metal Gate,高介電常數金屬柵極),即利用高介電常數材料來增加電容值,從而達到降低漏電流的目的。
在22nm製程工藝節點,引入了FinFET工藝(Fin Field Effect Transistor,鰭式場效電晶體),該工藝是通過增加絕緣層的表面積來提升電容值,以降低漏電流從而實現降低功耗的目的。
而到了7nm製程工藝節點,將會使用改良型的FinFET工藝,如GAA工藝(Gate All Around,全包複式柵極)就是可選工藝之一。
但這不僅會增加製造成本,而且將會增加蝕刻、化學機械研磨與原子層沉積等製程的難度。
三、前道工藝的"光刻"挑戰
光刻是前道工藝中最重要的工藝步驟,其對應的設備是光刻機。
當下,國際主流代工廠均採用荷蘭ASML生產的步進式光刻機。
因光刻機所能夠刻制的最小尺寸與其所用的光源的波長成正比,而目前光源所能達到的最小波長為13nm,那麼到達7nm節點後,需要採用極紫外(EUV)技術的光刻機,而這一技術還沒有完全成熟,也就是說通過EUV技術可以產生所需波長的光線,但是其強度遠低於大規模工業生產的需求,導致EUV光刻機的晶圓產量達不到要求,而一台EUV光刻機售價在1億美元以上,如果無法進行大規模量產,其機器成本都無法收回。
四、驍龍845仍然採用10nm工藝是明智的
由上面的分析可知,在7nm工藝上,由於其製造成本太高,如果晶片不是足夠大銷售量的"爆款"產品,代工廠是沒有動力採用該工藝的,高通的晶片銷售量不可謂不大,而即便如此,三星也不敢貿然推薦其採用7nm工藝,這也從側面顯示出7nm代工成本的高企。
另一個例子也印證了這個推斷——台積電在28nm製程節點停留時間很長,目前其20/16nm製程已經推出10個季度,但是其代工營收額仍未能超過28nm製程,說明了客戶對先進位程的熱情並不十分高漲,而且在代工工藝的"性價比"面前是理性的。
每天一句話,送給在IC、泛IC和投資圈奮鬥的你我,讓我們共勉——非寧靜無以致遠,安靜、沉著、細心、優雅是做好一件事情的先決條件。
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