5nm競爭進入白熱化，將面臨哪些挑戰？|半導體行業觀察

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人工智慧（AI）、高效能運算（HPC）、5G新空中介面（5G NR）等三大應用下半年進入成長爆發期，對7納米及5納米等先進邏輯製程需求轉強，也讓晶圓代工市場競爭版圖丕變，轉變成台積電及三星的雙雄爭霸局面。

台積電7納米製程與三星之間的技術差距已在1年以內，明年5納米製程進度看來差距將縮小，亦即兩家大廠明年的爭戰將更為激烈。

2017年之前晶圓代工市場中，台積電雖穩坐龍頭寶座，但包括格芯（GlobalFoundries）、聯電、中芯等在先進位程競爭十分激烈，但自去年以來，格芯及聯電已淡出7納米競局，三星則迎頭趕上，所以在今年變成台積電及三星爭奪先進位程市場的局面。

台積電去年下半年量產7納米製程，今年上半年支援極紫外光（EUV）微影技術的7+納米亦進入量產。

台積電5納米已在第二季進入試產，最快年內就會有第一顆5納米晶片完成設計定案（tape-out），預估明年下半年5納米將進入量產。

台積電日前正式發表基於7/7+納米優化的6納米製程，將在明年底前進入量產，而3納米正在研發當中，可望在2022年進入量產。

三星晶圓代工（Samsung Foundry）去年下半年完成支援EUV微影技術的7納米產能建置，今年上半年開始替客戶投片。

另外，三星宣布5納米鰭式場效電晶體（FinFET）製程已完成開發，近期開始提供客戶樣品，與7納米相較，晶片邏輯區域效率提高了25％、功耗降低20％、性能提高10％。

而三星亦將7納米所有矽智財移轉至5納米製程，減少客戶轉換至5納米的成本，並可預先驗證設計生態系統，縮短5納米產品開發時間。

三星晶圓代工指出，目前已開始向客戶提供5納米多專案晶圓（MPW）的服務，6納米製程已成功試產，7納米製程即將進入量產。

三星已將EUV微影生產線建置在位於韓國華城（Hwaseong）的S3生產線，今年下半年將再擴大EUV產能，以因應明年強勁需求。

5nm工藝面臨的一些挑戰

圍繞5nm製造工藝節點的活動正在迅速發展，這讓我們對必須克服的、日益複雜的無數設計問題有了更深的認識。

「 Arm公司物理設計團隊的研究員Jean-Luc Pelloie表示：「對於邏輯而言，5nm的挑戰是妥善管理標準單元和電網之間的相互作用，不用考慮標準單元就能建立電網的日子已經一去不復返了。

標準單元的體系結構必須與電網實現相適應。

因此，電網的選擇必須基於邏輯體系結構。

」」

在5nm處，如果從一開始就沒有正確地考慮這種相互作用，則幾乎不可能解決IR壓降和電遷移問題。

Pelloie表示：「適當的電網也會限制後端處理（BEOL）效應的影響，主要原因是，當我們繼續微縮到5nm時，通孔和金屬電阻會增加。

除了考慮電網的邏輯架構外，規則的、均勻分布的電網也有助於減小這種影響。

對於使用功率門限技術（power gates）的設計，則需要更頻繁地插入這些門，以免降低性能。

這會導致功能區塊面積的增加，並且可以減小從先前的製程節點微縮時的面積增益。

ANSYS公司半導體業務部產品工程總監Ankur Gupta表示：「你有了高性能的系統，又有了更精確的系統，所以你可以做更多的分析。

但許多工程團隊仍必須擺脫傳統的IR假設和Margin。

他們仍需回答是否能適應更多corner的問題。

如果他們能夠適應更多corner，那麼他們會選哪個corner？這是行業面臨的挑戰。

當運行EM / IR分析時，它是工程師選擇運行的矢量的強大功能。

如果我能製造出正確的矢量，那麼我本該早就做到了，但這不可能。

」

Gupta表示：「這改變了整個設計方法。

能不能減小Margin？能不能設計一種可以在整個過程中收斂的流程？我是否可能使用統計電壓而不是平坦的保護帶寬IR壓降前置（flat guard band IR drop upfront），然後潛在地轉向這些DVD波形——真正準確的DVD波形——以及在signoff空間中獲得高精確度的路徑？我可以分析晶片、封裝和系統嗎？我可以進行所有這些分析嗎，這樣我就不會浪費來自封裝的5%的Margin？在7nm工藝中，我們討論的是接近閾值的計算，就像是NTC的某些corner，而不是整個晶片，因為你可以參考移動晶片，他們並不總是運行sub-500。

有一些條件和模式可以讓你運行sub-500。

但在5nm處，因為整體熱度範圍和整體功耗預算，移動設備可能會在sub-500毫伏的各個corner運行。

」

Cadence公司研發副總裁Mitch Lowe表示：「還存在更具挑戰性的引腳訪問範例，更複雜的布局和布線約束，更密集的電網支持，庫架構和PG網格之間更緊密的對齊，更多且更嚴格的電遷移考慮，更低的電源電壓角，更複雜的庫建模、提取建模中的其他物理細節，更多及更新的DRC規則。

顯然，EUV光刻至關重要，這確實可以減少多模式的挑戰和影響，但並不能消除。

儘管EUV簡化了一些事情，但仍有一些新的挑戰正待處理。

」

在5nm節點，電和熱寄生效應將大幅增加，弗勞恩霍夫集成電路研究所IIS的高級物理驗證博士Christoph Sohrmann表示， 「首先，FinFET設計將承受更強的自熱，雖然這可以在技術方面進行處理，但減小的間距是一個設計挑戰，不能完全被靜態設計規則覆蓋。

設計中增強的熱/電耦合將有效地增加到晶片的敏感部分（如高性能SerDes可能的峰值可能會有限制）。

但這很大程度上取決於用例和隔離策略。

選擇正確的隔離技術-如設計層面和技術-需要更準確、更快速的設計工具，特別是非常先進節點中的寄生效應。

著向7nm和5nm節點的轉變，趨勢很明顯：頻率增加，Margin更小，集成電路更密集，以及新設備和材料，Helic市場營銷副總裁Magdy Ababir強調說。

他在最近的設計自動化大會上表示，一個小組討論並辯論了以下概念：在何時何地應包括全電磁（EM）驗證；忽視磁效應是否會導致開發過程中出現更多的矽故障；應用最佳實踐以避免EM耦合和跳過繁瑣的EM驗證部分的方法仍然是一種有效的做法；如果這種方法可擴展到5nm集成電路及以下；如果由電感耦合和模擬困難引起的緊密矩陣是工業沒有廣泛採用全EM模擬的主要原因;以及在工具開發，教育和研究方面可以做些什麼來降低工業採用全EM模擬的障礙。

與任何時候相比，5nm節點都帶來了一系列新的挑戰。

「當你考慮到晶片上的數十億組件時，它解釋了為什麼當你從一代轉向另一代時，構建這些晶片所需的團隊規模在增加。

所有這些挑戰都在等著我們，這些問題將繼續存在，人們將提出解決問題的技巧，並繼續照常工作。

工程實際上是建造能夠始終可靠工作的東西的藝術，」 eSilicon IP工程副總裁Deepak Sabharwal說說。