三大晶圓廠的先進工藝進擊之路

先進工藝發展到今天，要拼的東西越來越多，尤其是5nm之後，不論是設備、材料、成本甚至是工藝本身都將發生質的飛躍。

例如在推進摩爾定律發展的過程中，EUV製造設備顯得格外重要；FinFET逐漸失效之後，GAA逐漸登上歷史舞台。

只要摩爾定律不死，製程之戰將永不停息。

這幾年三星和台積電打的火熱，英特爾則在一旁暗自蓄力。

近日，ASML在IEDM會議上「誤讀」英特爾的工藝路線圖，更是吸引了讀者面對晶圓製造商未來發展的巨大興趣。

下面我們看一下三大晶圓廠台積電、三星和英特爾的工藝路線圖。

細看三家路線圖

英特爾相信摩爾定律，恢復兩年的節奏

眾所周知，英特爾在10nm工藝技術上延遲多年，不過近些時候他們似乎已經重回軌道。

相關報導指出，英特爾正在嘗試嘗試恢復通常的2年節奏，並已開始加速10nm工藝。

在IEDM會議上，ASML執行長Martin van den Brink還特意從設備供應商角度對英特爾的工藝路線圖發表了自己的觀點 。

圖註：上圖為ASML在英特爾原圖的基礎上增加了節點

首先我們需要強調一下，根據ANANDTECH的報導指出，ASML所演示的節點演進的ppt（上圖）是在英特爾今年9月發布的內容的改版，ASML在幻燈片上添加了動畫，使得日期的最下面一行對應於特定的節點。

而英特爾的原始幻燈片，沒有詳細說明哪個節點在哪一年。

英特爾預計其製造工藝節點技術將有兩年的周期，從2019年的10nm開始，到2021年的7nm EUV，然後在2023年、2025年、2027年、2029年的每一年都有一個基本的新節點。

最後一個節點被ASML稱為「1.4nm」，這也是第一次在有廠商提到1.4nm工藝。

但按照Intel所說，在每個流程節點之間，將會有疊代的+和++版本，以便從每個流程節點提取性能。

唯一的例外是10nm，因為它已經在10nm+上了，故明年會推10nm++，2021年推10nm+++。

英特爾相信，他們可以在一年的周期內做到這一點，但也有重疊的團隊，以確保一個完整的進程節點可以與另一個節點重疊。

在IEDM會上，ASML還提到了向後移植。

何謂向後移植？這是晶片在設計時考慮到一個進程節點的能力，但可能由於延遲，需要在相同的時間內在一個較老的「++」版本的進程節點上重新設計。

儘管Intel聲明他們正在將晶片設計從流程節點技術中分離出來，但在某種程度上，為了在矽中開始布局，必須對流程節點做出承諾。

上圖表明英特爾將允許這樣一個工作流程，任何第一代7nm設計可以回移植到10nm+++，未來Intel的5nm來自於基礎的7nm設計，3nm來自於5nm。

我們已經看到Intel的10nm需要很長一段時間才能完成，所以期望Intel每年更新一次+，兩年更新一次主要過程技術節點，將會是一個非常樂觀和積極的節奏策略。

ANANDTECH還報導到，從上述中我們也可以看出，英特爾仍然相信摩爾定律，只是不要問它會花多少錢。

台積電工藝節點頻頻告捷

台積電的工藝研發速度在業界看來是很快的，尤其是對EUV工藝的掌握。

在晶圓代工領域，台積電毫無疑問是絕對的王者，而其工藝路線圖的布局也是相當緊湊。

目前其5nm進入量產倒計時，3nm進展順利，再往後就是2nm。

圖源：wikichip

整體來看，據wikichip報導指出，台積電的10納米節點(N10)節點被認為是一個壽命較短的節點，主要用於yield-learning。

台積電認為他們的7納米節點是目前最先進的邏輯技術。

除了少數關鍵客戶外，台積電的大部分客戶據說都是從N16直接轉到N7。

當從N16到N7時，N7提供3.3倍的路由門密度，以及大約35-40%的速度改進或降低65%的功率。

在N7基礎上，台積電推出了N7P和N7+，N7P與N7+不能混淆。

N7P是一個優化的、基於DUV的流程，它使用相同的設計規則，並且與N7完全兼容。

N7P引入了FEOL和MOL優化，據說在等功率時性能提高7%，在等速度時性能降低10%。

N7 +是他們的第一批在某些關鍵層採用EUV的工藝技術。

與他們的N7工藝相比，N7 +的密度提高了約1.2倍。

據說N7 +在等功率情況下可提供10％的更高性能，或者在等功率情況下可降低15％的功率。

這樣看來，N7+似乎比N7P更好一些。

N6的EUV相當於N7。

它計劃比N7+使用更多的EUV層。

它既是設計規則，也是與N7兼容的ip，是大多數客戶的主要遷移路徑。

N7的設計可以重新粘貼到N6上，利用EUV掩模和保真度的改進，或者重新實現，利用poly over diffusion edge (PODE)和continuous diffusion (CNOD)標準單元基台規則，據說可以提供額外18%的密度改進。

值得強調的是，N6的獨特之處在於，它將在明年年初進入風險生產階段，並在2020年年底達到峰值。

這意味著它會在N5之後傾斜。

因此，台積電錶示，N6是建立在N7+和N5 EUV的基礎上的。

台積電5納米製程是N7之後的下一個「完整節點」。

N5同時使用深紫外線（DUV）和極紫外線（EUV）光刻技術。

N5可以在14層上使用EUVL來顯著提高密度，N7+是在4個非關鍵層上使用EUVL，這可以說是一個切實的進步。

N5技術將允許晶片開發商將其設計的晶片面積縮小約45%，使電晶體密度提高約1.8倍。

它還能在相同的複雜性和功率下增加15%的頻率或在相同的頻率和複雜性下減少20%的功耗。

N5在今年第一季度進入風險生產，他們預計這一過程將在2020年上半年加速。

和N7一樣，N5將有兩種類型——移動客戶端和高性能計算。

N5被規劃為一個長期存在的節點，預計在收入方面，它將比N7增長得更快。

與他們的7納米工藝一樣，台積電將提供他們N5工藝的一個優化版本，稱為N5性能增強版(N5P)。

這個過程使用相同的設計規則，並且與N5完全兼容。

通過FEOL和MOL優化，N5P在等功率時比N5的性能提高7%，在等功率時比N5的性能降低15%。

他們對N5P的時間表稍微模糊了一點，但他們有時會在2020年底或2021年初做出暗示。

台積電錶示，他們的3納米工藝進展順利，已有客戶參與進來。

台積電對外宣稱，3nm是全新的節點，不是5nm的延伸。

另外，N3有望在2022年左右推出。

三星發力四大主要節點

相比於台積電和英特爾，三星的路線圖是風險最低的。

根據wikichip最新的報導，三星仍堅持他們幾年前概述的戰略——生產四個主要節點，即14nm、10nm、7nm以及3nm。

因其每個進化節點都是高度增量的，通常只引入單個更改。

這使得他們可以通過剝離一些之前引入的擴展助推器，並在後續節點上添加它們來降低新節點的風險。

但這樣做的缺點是，三星的主要節點之間的間隔相當大，在PPA方面，它們落後於台積電。

例如在今年的路線圖中的第一個修改是插入一個新的6納米節點。

另一個變化是刪除了4LPP節點，只在路線圖上留下了4LPE。

最後，三星將3GAAE和3GAAP更名為3GAE和3GAP。

從路線圖可以看出，三星主要在7LPP上下功夫，其中6LPP是三星7LPP的改進版，具有更高的電晶體密度，更低的功率，但可以重新使用最初為7LPP設計的IP。

然後就是5LPE，三星計劃將5nm作為第二代EUV工藝。

但5LPE確實引入了一些新的增強功能。

根據wikichip的估計，三星5 nm節點UHD單元的密度已達到接近130 MTr /mm²，這是第一個超過英特爾10納米節點和台積電7納米節點的三星節點。

三星預計在今年下半年推出使用其5LPE技術的首批晶片，並預計在2020年上半年批量生產。

三星7LPP演進的頂峰將是公司的4LPE技術(可能4LPP不在最新的三星路線圖中)。

三星將在今年下半年完成其開發，所以預計第一批流片將在2020年推出，並在2021年批量生產，ANANDTEC報導中指出。

真正發生重大變革的是3nm節點，因為3nm開始三星將放棄FinFET轉向GAA電晶體，第一代是3GAE工藝，還有優化版3GAP工藝，後續還在繼續優化改良中。

EUV光刻機是關鍵一環

在這三家廠商的演進過程中，EUV光刻機是關鍵的一環，而台積電、三星和英特爾三家均計劃在其生產路線圖中採用EUV。

但台積電無疑是EUV光刻技術的領先者。

今年10月，台積電宣布其7nm plus（N7 +）節點已成為業界首個商業化的EUV技術。

N7 +是他們的第一批在某些關鍵層採用EUV的工藝技術。

Arete Research高級分析師Jim Fontanelli也表示，台積電在EUV領域處於領先地位，無論是所用的工具還是訂購的工具，生產的商用EUV晶圓的數量，還是將EUV集成到他們未來的路線圖中。

根據拓璞公布的數據預計，今年台積電的7nm（包括EUV）晶圓產能大概在10-11萬片/月。

主要客戶有：AMD、海思、蘋果、高通、賽靈思、英偉達等。

今年三星7nm LPP（EUV）工藝的晶圓產能大概在1萬張/月，只有台積電的1/10左右。

三星在EUV上的布局也很早，早在2018年10月，三星就利用其7nm EUV工藝技術開始大規模生產晶片。

今年4月，三星宣布已經完成了其第一代5nm製造工藝（5LPE）的開發，該製造技術使用極紫外光刻（EUVL），與7nm工藝（稱為7LPP）相比，可以提供顯著的性能，功率和面積優勢。

三星預計，到2020年，5nm將成為其主要的EUVL節點，這可能是因為該技術能夠為多種應用提供眾多好處，而三星的EUV收益率將會更高，這主要是因為三星在華城建造EUV生產線後，在未來幾個月將擁有更多的EUV產能，該工廠耗資46.15億美元，預計2020年開始大批量生產。

這些年來，英特爾在EUV研究方面一直是最積極的。

在最近的IEDM會議上，ASML執行長Martin van den Brink所披露的英特爾的工藝路線中，5nm被列為2023年的節點，大約在這個時候，ASML將開始銷售其「High NA」EUV機器，以幫助英特爾在製造過程中更好地定義路徑。

此前VLSI Research執行長Dan Hutcheson曾表示:「在這三家公司中，英特爾是一個謎，因為它沒有銷售方面的理由來宣傳自己在做什麼，而英特爾一向擅長把自己的litho工具推向一個節點。

他們在確信EUV已經準備好投入生產之前不會宣布。

」

未來電晶體的選擇

半導體工藝製程在進入32nm以下的節點後，每一步都艱辛無比。

首先是平面電晶體的失效，從技術發展角度來看，平面電晶體在尺寸縮小至22nm後，勢壘隧道效應導致了電流泄露，漏電流控制將變得很困難。

而FinFET無疑是一個巨大的成功，儘管FinFET的發明要早於10多年，但它最早是在2011年由英特爾、三星、台積電等公司在22nm節點上商業化推出的。

從那時起，在摩爾定律定標的最後階段，它就成了前沿矽邏輯的主力。

但隨著尺寸減小，來到5nm和3nm以後，FinFET也不能勝任這項任務，FinFET本身的尺寸已經縮小至極限，無論是鰭片距離、短溝道效應、還是漏電和材料極限都使得電晶體製造難上加難，甚至物理結構都無法完成。

此時新型電晶體如GAA、二維電晶體、納米片電晶體成為業界考慮的新方向。

其中GAA技術已經受到三星、台積電、英特爾的青睞，並且有的已開始試產。

平面電晶體與finFET與納米片FET。

資料來源：三星

在GAA方面，三星表現最為突出，三星認為3納米是其下一個主要工藝技術節點，計劃將基於納米片的Gate-All-Around MBCFET電晶體用於自己的3nm（3GAAE）工藝技術，這也是首個將使用GAA工藝的節點。

今年4月份，三星為其3納米GAA工藝發布了其首個工藝設計套件（PDK）-版本0.1，預期2021年量產。

國際商業戰略執行長Handel Jones表示，由於三星對包括石墨烯在內的先進材料的研發投入巨大，三星在台積電方面的GAA領先優勢約為一年。

Jones說：「三星在3納米GAA中處於領先地位，其主要優勢是由於內部可獲取納米片結構材料。

」

台積電雖然沒有像三星那樣直接給出官方說明，但是也已經開始GAA相關技術的研發和試產。

台積電計劃在5納米節點上推出其GAA技術版本，但尚未宣布將該技術投入生產的目標日期。

業內人士表示，台積電也已經完成了環繞式閘級結構電晶體的生產，但是採用的是圓形鰭柱，其典型尺寸比現有工藝縮小了30%。

二維電晶體也被看做是延續摩爾定律的最佳候選之一。

根據Nature自然科研的報導分析，因三維電晶體普遍面臨著相同的問題，電子一般難以在納米厚度的溝道內遷移，溝道表面的缺陷也會導致電荷散射，減慢電子流動速度。

而單原子層的二維材料有望使電晶體進一步縮小，由於它們的「垂直」維度有限，且表面平整沒有缺陷，因而電子不易發生散射，電荷也能相對自由地在其中流動。

IEEE SPECTRUM報導指出，納米片電晶體是摩爾定律的下一步，也許是最後一步。

作者Peide Ye在文中寫到，Nanosheet設備計劃於2021年用於3納米節點。

2006年，法國CEA-Leti的工程師們提出使用一堆薄薄的矽板來連接電源和排水管，而不是使用一堆納米線。

這個想法是在一個更小的電晶體中增加通道的寬度，同時保持對泄漏電流的嚴格控制，從而提供一個性能更好、功率更低的器件。

2017年IBM進一步研究了這一概念，表明由堆疊納米薄片製成的電晶體實際上比占同樣晶片面積的FinFET提供更多的Weff。

同時堆疊的納米片對於化合物半導體（如砷化銦鎵）和矽替代品（如鍺）也顯示出了廣闊的前景。

圖源：IBM

除此之外，納米片的設計還提供了一個額外的好處：它恢復了向FinFET過渡時失去的靈活性。

可以將片材變寬以增加電流，也可以做成窄的以限制功耗。

IBM Research已經將它們堆疊在一起，尺寸從8納米到50納米不等。

總而言之，堆疊納米片似乎是未來製造電晶體的最佳方式。

晶片製造商已經對這項技術有足夠的信心，可以在不遠的將來將其納入自己的路線圖。

隨著高遷移率半導體材料的集成，納米片電晶體可以把我們帶到任何人現在都能預見的遙遠未來。

Peide Ye在文章中寫到。

至於未來電晶體的發展方向如何，筆者的觀點是「行到水窮處，坐看雲起時」。

*免責聲明：本文由作者原創。

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