華為Mate 40/iPhone 12首發 最強工藝
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在7nm節點,台積電幾乎壟斷了所有主要的晶片代工訂單,從蘋果、華為到AMD、賽靈思,無一不採用台積電工藝。
很快台積電就要量產5nm工藝了,據悉風險試產良率已達50%,產能也有望翻倍。
根據台積電聯席CEO魏哲家此前公布的數據,5nm工藝已經完成研發,目前正在風險試產,量產時間也提前到了明年Q1季度,這個時間比通常年中量產要提前一個季度左右,顯示出5nm工藝進展良好。
來自供應鏈的消息稱,5nm風險試產階段的良率就達到了50%,要比以往的先進工藝試產順利很多。
隨著時間的推移,5nm工藝的良率會逐步提升,尤其是大規模量產階段。
不僅良率讓人滿意,台積電的5nm工藝產能也大幅增長,最初預計只有每月4.5萬片晶圓,之後因為需求高漲,一路上漲到5萬片、7萬片,最終有可能達到每月8萬片晶圓的產能規模,幾乎翻倍。
5nm產能大漲也跟市場需求居高不下有關,目前可以確定會用5nm工藝的就有蘋果、華為海思,這兩家是最早首發的,蘋果的A14、華為麒麟1000(暫定名)早在今年9月份就完成5nm流片了,進度也是最快的。
後續AMD的Zen4處理器、高通的麒麟875、賽靈思的新一代FPGA也有望用上台積電的5nm工藝,不過進度要比前面兩家晚一些。
根據官方數據,相較於7nm(第一代DUV),基於Cortex A72核心的全新5nm晶片能夠提供1.8倍的邏輯密度、速度增快15%,或者功耗降低30%,同樣製程的SRAM也十分優異且面積縮減。
除此之外,今年7月份台積電又宣布了增強版的N5P,也是優化前線和後線,可在同等功耗下帶來7%的性能提升,或者在同等性能下降功耗降低15%。
還有一點,台積電的5nm節點還會全面使用EUV工藝,相比7nm EUV工藝只使用4層EUV光罩,5nm EUV工藝的光罩層數將提升到14-15層,對EUV工藝的利用更加充分。
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