看FinFETs之後的電晶體如何演變

現在晶片製造商正在積極研發基於10nm和/或7nm 的FinFETs技術，FinFETs被稱之為「下一代半導體製造技術」。

但他們不清楚FinFETs技術能走多遠，也不清楚這個用於高端器件的10nm和7nm工藝節點會走多遠，以及FinFETs後面還會發生什麼？ 這個行業在走到5nm、3nm或更小尺寸時會面臨許多不確定性和眾多挑戰。

即使在今天，由於每個節點所帶來的成本和複雜性逐步升級，傳統晶片的縮放速度已經開始放緩。

這種現象帶來的後果是，能夠負擔得起這種基於先進節點的晶片設計的客戶越來越少。

01 5nm時代電晶體結構面臨大洗牌

按照英特爾的預計，FinFETs會一直發展到5nm（一個全縮放的5nm工藝與代工廠的3nm工藝大致相當），不管這個工藝節點如何混淆，當FinFETs的鰭寬度達到5nm時就會遭遇重大阻力。

所以當發展到5nm或再細的節點時，晶片製造商需要一個新的解決方案。

傳統的晶片縮放也會變緩甚至完全停滯下來。

一段時間以來，晶片製造商一直在探索5nm或更小尺寸時的各種電晶體結構。

到目前為止，只有三星給出了詳細方案。

在今年5月發布的技術路線圖裡，三星公布了4nm的納米片場效應電晶體（nanosheet FET），方案預計在2020年實現。

其他製造商雖然沒有公開自己的方案，但也傾向於相似的結構。

例如納米片FETs（nanosheet FETs）和另一種變體：納米線FETs（nanowire FETs），這些方案採用的大都是環柵結構，其他變種還包括六邊行FETs（hexagonal FETs），納米環（nano-ring FETs）和nano平板（nanoslab FETs）場效應管等等。

圖1、各種臥式環柵結構（來源：高通，新思科技，應用材料）

現在看來，環柵技術可能是FinFETs以後最實用的技術。

這是一個從FinFETs進化而來的工藝，共享了許多相同的工藝步驟和設備。

一個橫向環柵工藝基本上就是一個在其一側有纏繞的柵極的FinFET，微小的線狀物或薄板作為溝道。

還有其他的電晶體結構，一些製造商甚至尋求先進的包裝方式來做縮放，供應商正在選擇和尋找各自的技術優勢和成本優勢。

「FinFETs可以縮放至一到兩代，」英特爾工藝架構集成部主任和高級研究員Mark Bohr說。

「哪一個才是最好的方式：環柵、III-V族材料或溝道場效應電晶體？如果我們有了選擇，我們就可以繼續縮放FinFETs，但問題是還有沒有更好的方案？」

這裡的III-V族材料指的是在溝道里填充III-V族材料的FinFETs， 這樣做的好處是可以提高器件的遷移能力。

而溝道型場電晶體（TFET）是一個在低電壓下工作、有著很陡的亞閾值斜率的器件。

現在環柵技術正在加速發展，並取得越來越多的共識。

Bohr認為，「雖然現在預測它一定會成功還早了點兒，但已有足夠的方案可以保證環柵技術能延續好幾代。

」

分析人士認為，在可預見的10nm、7nm工藝下FinFETs技術將可以持續下去，「它提供我們一個更高性能、更低功耗和成本的最好組合，」IBS的執行長Handel Jones這樣說。

如果下一代電晶體在5nm或3nm的工藝節點投產，它的成本將是昂貴的，只能被限制在一些特殊應用。

「它採用環柵技術，環柵的優點可以帶來高性能，」Jones說。

但價格是昂貴的！例如，設計一個主流晶片，5nm工藝將花費4億7600萬美元，相比較7nm花費3億4920萬美元，28nm花費6290萬美元（IBS數據）。

▲ 圖2、IC設計成本比較（來源：IBS）

——為了幫助客戶獲得成功的曲線，在圖中SEMICONDUCTOR ENGINEERING給出了未來工藝的展望並標出了工藝的難點。

02 三個主要路徑

我們至少有三個主要路徑可供選擇：繼續蠻力縮放；在成熟的節點上發展；採用先進封裝技術。

只有那些不愁資金的「土豪」願意繼續沿著傳統的縮放路徑10nm、7nm地走下去。

從目前看，在FinFETs後的環柵方案是一個領先的競爭者。

長期來看，也許還有其他的選擇：III-V族FinFETs，互補型FETs（CFETs），TFETs和垂直納米線（垂直堆疊線）。

互補型FETs是一個更複雜的環柵技術，nFET和pFET線互相堆積在彼此頂部。

現行方案是只堆疊一種類型的矽線，不論它是nFET或者pFET。

CFETs，TFETs和垂直納米線都是更加革命性的技術，預計不會在短期內取得突破。

▲ 圖3、下一代電晶體結構（來源：IMEC /國際空間站）

在高端如何玩兒呢？ Globalfoundries 首席技術官Gary Patton說：「7nm將會是一個長期的節點。

FinFETs 有很多管腿，還有很多空間來擴展FinFETs。

」

在FinFET後的這幾個選項里，GlobalFoundries正在研發納米片，納米線和垂直納米線。

用一個新技術取代另一項技術，其時間點主要取決於技術和成本兩個因素。

「你想研發一個可以用於生產的工藝並提供有價值的建議，」Patton說，「這可不是一件簡單的事，有大量的數據和審批程序要走。

」

事實上，一個確定的工藝可能會研發上十年。

當這個最好的工藝（基於一套標準）在市場上出現的時候，意味著其他廠家的被淘汰。

可以肯定的一點是，並不是所有的商家都需求FinFETs和納米線，他們會停留在22nm平面工藝或在其以上。

一方面是許多公司承受不起，另一方面是模擬、射頻一類的器件也不需要FinFETs。

「10nm、7nm，5nm看起來更有吸引力，」 聯華電子副總裁Walter Ng說， 「但是有多少人能真正用得起它，並能證明自己的設計和製造費用是合理的？推動前沿科技的需求確實只來自特定少數人群。

」

即使在22nm及以上節點也面臨諸多挑戰。

「每個人都需要看他們如何競爭，看誰能笑到最後，」Ng說，「大家都試圖尋找一種方法來分解和擠壓成本。

」

這就是為什麼許多人選擇了先進封裝。

晶片都需要封裝，客戶可以使用傳統封裝，如倒裝晶片BGA。

先進封裝拓展了這個理念，在一塊封裝里集成多個晶片以建立一個高性能的系統。

2.5D/3D封裝和扇出技術就是這種方法的例子。

所以，在市場上最終的贏家是誰？「沒有一個答案，」Coventor的首席技術官David Fried說， 「人們正在尋找的是一個能驅動物理解決方案的應用。

」

Fried指出，沒有一刀切的解決辦法。

例如，FinFETs對高端微處理器是很有意義的，「但對於物聯網設備，方向可能是錯的。

沒有一個應用能驅動整個市場，人們必須停止尋找一個萬能的答案。

很多不同的事情可以贏在相同的時間，但那一定是針對不同的應用。

」

Fried說：「我懷疑，7nm看起來相當的進化，它將是FinFET。

如果我們看FinFET後面的演變，它很可能在5nm時發生。

但要記住，一個橫向的環柵納米線器件就是一個FinFET外加兩道蝕刻而已。

從FinFET到環柵納米線是一個了不起的進化。

我希望可以看到5nm。

再遠我們沒有太多的把握。

」

03 電晶體的趨勢和工藝

今天的FinFETs算是較前沿的電晶體結構。

在FinFETs里，電流的控制是通過控制三條鰭邊上的柵極實現的。

這裡有一個關鍵參數柵間距。

英特爾的10nm FinFETs的柵間距為54nm， 14nm的柵間距是70nm。

（英特爾的10nm等效於代工廠的7納米工藝。

）

當柵間距達到40nm時需要做一個重要決策。

基於IMEC的模擬結果，FinFETs到42nm柵間距就開始臨界了。

「納米線可以做到更小的柵間距，且保持很好的靜電控制，」IMEC技術副總裁An Steegen說。

根據IMEC的數據，納米線FET在36nm柵間距時已顯示出一個良好的靜電控制性能。

IMEC還設計了一種直徑為9nm的納米線。

▲ 圖4、Imec的納米線（來源：IMEC）

一般來說，環柵的性能大大高於FinFETs，但也有一些挑戰，例如驅動電流和寄生電容。

調和此問題是添加一個新的層稱為中線（MOL）。

MOL利用一系列的接觸結構連接單獨的電晶體和互連，MOL的寄生電容不確定，它增加了器件的外部電阻，包括結的接觸點，那裡有低電阻的肖特基勢壘和矽化物。

另一個版本是橫向的納米線FET，就像你取來一個FinFET並把它切成小塊，每一塊成為一個微小的水平納米線，作為源和漏之間的溝道。

納米片或納米平板FETs是其他常見的變體。

這兩種技術類似於一個橫向的納米線FET，但線很寬也很厚。

每個版本都有折衷，「（納米片FET）沒有革命性的進化是因為他們聽起來只像是平躺在一側的FinFETs，」英特爾的Bohr說。

現在還不確定它的價值是不是能和納米線相當。

納米線FET柵極圍繞整個矽線，可以提供更多的控制柵。

「這個改進的柵極控制，可使我們能夠繼續縮放柵極長度，」Applied Materials的電晶體互聯高級主任Mike Chudzik說。

如上所述，一個FinFET被切成片，因此器件的表面層區域減少了。

「你失去了矽的地產，」Chudzik說。

「但你在關斷電流上受益，且整體的驅動電流變小。

」

這說明了為什麼納米片FET有實際意義。

「納米片拉長了這些矽線，」他解釋道。

「這樣可以增加驅動電流。

此外，還可以增加一些技巧如線狀或片狀的，有助於減少電容。

」

另一個版本是納米環FET，也有類似的優點。

「納米環的想法是把這些納米片擠壓在一起，」他說。

「這樣可以有效減小電容。

」

首個環柵器件有三條矽線。

隨著時間的推移，晶片製造商將更多的線堆疊在彼此的頂部，以提供更多的性能。

「我們當然不希望在最後一個節點上引進新器件架構，可能的方案是考慮將更多的納米板堆疊在彼此的頂部，」Chudzik說，「但是你不可能無限地堆積溝道，因為有很多寄生電容和電阻的問題，正如你在做高的FinFETs時那樣。

」

作為一個信號，GlobalFoundries，IBM和三星最近發表了一篇關於5nm和3nm的納米片FET的文章。

該技術顯示可以用一個比FinFETs還小的圖形獲得更好的性能。

▲ 圖5、截面示意圖（a）FinFET，（b）納米線，（c）納米片（來源：IBM）

該技術在某些層使用了極紫外線（EUV）光刻，三家公司的納米片FET具有三個矽片或矽線。

它有一個12nm的柵極長度、44nm / 48nm的多晶矽接觸條和5nm的矽溝道。

文章給出了nFET的亞閾值斜率是75mV /decade，pFET是85mV /decade。

在實驗室中，研究人員堆疊了三層5nm厚度的納米片，之間的間距是10nm。

他們演示了利用單堆疊的納米片結構設計的反相器和SRAM版圖，納米片的寬度從15nm到45nm不等。

「它具有優越的靜電和動態性能，相比採用多閾值和隔離方案的FinFETs技術，」這些優點使堆疊納米片器件成為一個有吸引力的FinFETs替代方案，能夠縮小到5nm節點，而不需要太複雜的圖形策略。

▲ 圖6、疊片工藝順序和TEM（來源：IBM、三星、GlobalFoundries）

一般來說，環柵的工藝步驟和FinFET相似，只有一些例外。

製造一個環柵是具有挑戰性的，例如圖形、缺陷控制和一致性等等。

環柵工藝的第一步和FinFETs是有區別的。

環柵的目標是利用外延反應器製作一個超晶格結構，超晶格是由鍺矽（SiGe）交替層和矽組成。

理想的情況是，一個堆棧包括三層鍺矽和三層矽。

然後像FinFETs一樣，形成淺溝槽隔離結構。

「它是製作具有超突變結（鍺矽和矽之間的結）的超晶格的關鍵，」Applied Material的Chudzik說。

下一步也很重要。

環柵的柵不僅要圍繞著溝道，它還要環繞某些接觸面，這增加了混合電容。

「所以要形成一個所謂的隔離區，來隔離高k區域和源漏區。

「這可以用一種ALD膜來做到，」Chudzik說。

然後利用置換工藝，SiGe層被從超晶格結構中去除，只留下了帶有空間隔離的矽層。

這些矽層就形成了納米線的基礎。

最後隨著高k金屬柵材料的沉積，從而形成一個柵。

實際上，柵圍繞著每一個納米線。

04 掩模板/光刻的挑戰

製造過程中有一系列的光刻步驟。

在16nm、14nm、10nm / 7nm節點，晶片製造商使用的是193nm沉浸式光刻設備和多圖形光刻。

在7nm和5nm，業界希望引入EUV。

EUV利用光源把等離子體轉換成13.5nm波長的光，可在一個晶片上實現更細微的特徵尺寸。

晶片製造商希望將EUV應用在最難的工序，例如metal1和vias（通孔），其他步驟還是使用傳統的光刻技術。

與三圖形光刻相比，EUV可以為每層金屬線帶來9%的成本減少，以及28％的通孔成本減少（ASML數據）。

「EUV省去了許多工藝，」 ASML的產品營銷總監Michael Lercel說，「如果與浸沒式光刻的成本相比，還要加上其它工藝步驟，如清潔和計量，我們認為EUV的成本大大小於三圖形光刻或四圖形光刻、以及更多的圖形光刻。

」

EUV現在還沒有被用於生產線，ASML正在準備一個新的EUV掃描儀，型號是NXE：3400B。

該設備起初是攜帶了140瓦的光源，晶片吞吐量為每小時100片晶圓（wph）。

如果EUV正式投入生產，晶片製造商需要的是250瓦的光源，使晶片吞吐量達到125 wph。

ASML開發了一個250瓦的光源，預計將於明年初發貨。

EUV抗蝕劑（EUV resists）是另一塊絆腳石。

為了達到所需的EUV吞吐量，業界希望EUV的抗蝕劑劑量做到20mj /厘米²。

「好的成像技術似乎更傾向於30～40mj /厘米²，」Lam Research的技術總監Richard Wise說，「這個劑量並不是我們喜歡做的。

」

一個30mj /厘米²的劑量，例如，一個250瓦的光源EUV掃描儀可達到90 wph，低於預期的125wph的目標。

為了所需的劑量研發抗蝕劑是非常具有挑戰性的。

「由於EUV的隨機影響，低劑量面臨很多基本物理的挑戰，」Wise說。

這涉及到一個叫做光子散粒噪聲。

光子是光的基本粒子，在圖形掃描時，光子數的變化可能影響到EUV抗蝕劑，導致不必要的線邊緣粗糙現象（LER），它被定義為一個特徵尺寸用來表示與理想形狀的偏差特徵。

在產業與抗蝕劑奮力角斗的同時，光罩製造商已經開始開發EUV掩模了。

今天的光掩模是由玻璃襯底上的鉻不透明層組成。

與此相反，EUV掩模是一種反射技術，它是由在基板上交替的矽和鉬層所組成。

「為了避免三圖形光刻我們需要EUV，」 D2S的執行長Aki Fujimura說，「這意味著EUV掩模比ARF掩模有更多的特徵尺寸選擇，而這些特徵尺寸會更小。

由於EUV能精準的反映在矽片上的掩模畸變，EUV掩模需要印製更多的小圖形且會更精確。

」

製造EUV掩模，掩模製造商將需要一些新的設備。

例如，他們希望有更快的電子束掩模寫入器。

由於掩模的功能變得越來越複雜，今天的單束電子束設備需要更長的圖形處理時間來寫一個掩模。

我們現在使用的電子束是基於可變形波束（VSB）技術。

解決的辦法是多波束掩模寫入器。

今天，IMS正在投放市場光學和EUV掩模的多波束掩模寫入器，而NuFlare也開發了多波束的設備。

多波束將有助於提高掩模產量，減小周轉時間和成本。

「使用VSB寫入的大部分掩模都很不錯，」Fujimura說，「但還有少數需要多波束寫入才能使時間變的相對合理。

」

「在大多數情況下，EUV到了5nm時代某些層對多波束寫入的需求會高一些。

例如，如果一個掩模層中含有大量的非正交、非45度圖形，就需要多波束寫入。

193i 對掩模層上小的擾動是看不到的，所以「曼哈頓」模式針對這些圖形在大的步進面積時可以工作得很好。

」他說，「EUV能看到的更多，這將極大地提高成品率，而VSB寫入則不太可能。

但這些都是一些用於特定晶片的很特殊的掩模。

對大多數掩模層而言，即使掩模的主要特徵尺寸的數量會隨因子激增，需要聚焦原型的聚焦數目和SRAFs數量將大幅減少。

一個有足夠精度的先進VSB寫入器會適合大多數的EUV掩模。

」

05 檢驗/計量的挑戰

在5nm或以下工藝節點時，檢驗和計量越來越關鍵。

「垂直架構的發展趨勢為檢驗隱藏的缺陷和複雜的剖面帶來了挑戰，」KLA－Tencor的客戶高級總監Neeraj Khanna說，「EUV正在這些節點上經歷高量產應用，將推動一個新的隨機和系統缺陷的分析機制。

隨機分析也會帶來一個高採樣的需求。

」

這所有一切都意味著什麼呢？「我們希望這些新的結構將驅動新的計量和檢驗標準需求，」Khanna說，「因此，該行業必須不斷地創新和拓展其核心技術。

」