三星14nm LPE FinFET電晶體揭密

作者：Kevin Gibb，TechInsights產品線經理

三星(Samsung)即將量產用於其Exynos 8 SoC的14納米(nm) Low Power Plus (LPP)製程，這項消息持續引發一些產業媒體的關注。

三星第二代14nm LPP製程為目前用於其Exynos 7 SoC與蘋果(Apple) A9 SoC的第一代14nm Low Power Early (LPE)製程提供了進一步的更新。

業界目前共有三座代工廠有能力製造這種鰭式場效電晶體(FinFET)：英特爾(Intel)、三星和台積電(TSMC)。

TechInsights曾經在去年五月剖析用於Exynos 7420 SoC的三星14nm LPE製程，當時在討論這項用於製造電晶體的製程技術時仍有所限制。

而今，在幾乎過了一年後，大家已經開始討論三星的升級版14nm LPP FinFET製程了。

然而，預計要到今年春季末取得三星的Exynos 8890 SoC或高通(Qualcomm)的Snapdragon 820 SoC樣本後，才可能完全掌握這項製程技術的細節。

不過，我們可以進一步揭密用於Exynos 7420 SoC的更多14 nm LPE製程技術細節，同時也有助於預期下一代LPP製程的新進展。

我們從觀察典型三星14 nm LPE FinFET電晶體的SEM側視圖開始(圖1)。

電晶體通道如同矽鰭片(Si Fin)般地形成，而非由圖片的左下角向右上方生長。

這些鰭片被埋在電介質下方而無法直接看到，因此，我們以箭號指示其方向。

金屬閘就位於正交方向，覆蓋在整個鰭片的兩側與頂部。

在閘電極的任一側可看到較大的源極與汲極(S/D)觸點。

圖1：三星14 nm LPE FinFET電晶體的側視SEM圖

（來源：TechInsights）

也許從另一張三星FinFET電晶體的平面圖(圖2)中能更清楚的看到閘極與鰭片的布局。

四片矽鰭以垂直的方向排列在水平方向的金屬閘極正下方。

這兩種電晶體結構周圍都圍繞著一個阱觸環，用於隔離其與晶片上的其他電路部份。

該鰭片間距約有49nm，必須採用雙重圖案製程來製造。

在此提供了兩種選擇：英特爾所使用的『雙微影蝕刻』(LELE)，或是『自對準雙微影圖案法』(SADP)。

我們認為三星採用了LELE製程為鰭片製圖，但最後還需要額外使用光罩與微影製程，才能中斷電晶體的兩端。

圖2：三星14nm FinFET電晶體的平面圖

（來源：TechInsights）

圖3是Exynos 7420所使用的典型NMOS電晶體之TEM橫截面圖，而且我們還注意到閘極長度經測量約有30nm，這跟所宣稱的14 nm製程節點差距頗多，而在表1中所整理的英特爾和台積電的情況也是一樣的。

稍後我們將進一步討論這個問題。

電晶體閘極使用替代性閘極製程製造，包括沈積犧牲層(通常為多晶矽)、圖案化與蝕刻，形成大約30個較寬的條形(stripe)區域。

這些條形區域可定義出電晶體閘極長度。

圖3：三星Exynos 7420的NMOS電晶體橫截面圖

（來源：TechInsights）

接著，側壁間隔層(SWS)沿著閘極側面形成，並且用於作為掘入蝕刻定義及隨後的外延生長——為NMOS電晶體(eSi)生長矽，以及為PMOS電晶體生長矽鍺(eSiGe)等。

在完全形成源極/汲極後，以氧化物填充腔室，接著再進行化學機械研磨(CMP)製程。

PMOS源極/汲極區域的SiGe具有圍繞矽鰭的較大晶格常數，因而在PMOS電晶體上產生壓縮應變，從而提高其驅動電流。

大量摻雜的SiGe與NMOS eSi源極/汲極也包覆在鰭片兩側，為鎢填充的觸點提供較大的接觸貼片，從而為電晶體實現更低的接觸電阻。

圖4：三星14nm節點的PMOS電電晶體

（來源：TechInsights）

在此移除該犧牲層閘極，並以其閘電介質與金屬填充該閘極。

圖5顯示金屬填充的NMOS與PMOS電晶體，兩個閘極就位於隔離區域的正上方。

這些電晶體共用一個通用的氧化鉿(HfO)/氧化物高k閘極電介層堆疊。

高密度的HfO隨電晶體邊緣外圍繞的暗帶襯托而清楚顯現。

閘極氧化層則環襯在HfO的表面之外。

HfO的內面則環襯著NMOS與PMOS功函數金屬層，用於設定電晶體的閾值電壓，這些金屬分別擁有不同的組成。

閘極填充部份也有一點不同。

從圖中可看到NMOS電晶體的內層部份襯著氧化鈦(TiN)，再以鎢(W)填充，但PMOS電晶體則不然。

閘極長度較短的PMOS電晶體並未使用鎢填充，原因在於TiN封閉閘極頂部，無法再為其填充鎢；而這也導致靠近底部的部份形成真空。

在閘極長度較長的PMOS電晶體由於TiN未封閉閘極頂部，因而會再度出現鎢填充。

圖5：虛擬NMOS和PMOS電晶體

（來源：TechInsights）

我們在前面曾經提到三星的FinFET電晶體較所描述的製程節點長度更長，但並不是只有三星如此。

包括英特爾與台積電所支援的FinFET閘極長度也比其製程節點更長(如表1)。

事實上，以微影尺寸的方式來看，與其所宣稱的製程節點也不盡相同。

這究竟是怎麼一回事？

表1：三星、英特爾與台積電的電晶體尺寸比較

（來源：TechInsights）

圖6提供了一個線索。

透過圖6分別描繪出針對幾個先進邏輯元件所測得的實體層閘極長度、製造商所宣稱的製程節點，以及電晶體的接觸閘間距。

電晶體以130nm節點進行製造時，較大的閘極長度更接近製程節點。

但從110nm到65nm，閘極長度微縮的速度較製程節點更快速，也比製程節點更短。

至於45 nm及其更小的製程，閘極長度的微縮速率則減緩。

我們還為相同的元件繪製出接觸閘間距，這一間距長度是製程節點的3.3倍，而且所有的製程節點在這一點上都是一樣的。

我們還發現最小的金屬間距也可擴展到大約3倍的製程節點。

我們經常使用接觸閘間距和6T SRAM單元面積來代表製程節點；但這導致了一個問題：所謂的16nm或14nm製程節點真的是這樣的節點尺寸嗎？例如，三星的鰭片間距、閘極長度、接觸閘間距以及6T SRAM單元面積，都比英特爾的14nm更大，其6T SRAM單元面積也比台積電的16nm SRAM更大。

那麼，它究竟是不是真的14nm製程？

我們之中有一名工程師認為，鰭片間距最接近於製程節點，就像我們在DRAM中看到的主動間距以及在NAND快閃記憶體中的STI間距一樣。

我們在表1中列出了英特爾、三星與台積電16/14nm元件的1/3鰭間距，這看起來的確更能代表製程節點。

圖6：電晶體閘極長度、接觸閘間距與製程節點的比較

（來源：TechInsights）

那麼，我們應該可期待三星新一代的LPP製程有些什麼變化？三星在最近的新聞發布中提到LPP製程將可提高15%的電晶體開關速度，同時降低15%的功耗。

這些都是透過增加電晶體的鰭片高度以及增強應變工程而實現的。

而我則預期還會有一點點的製程微縮，從而使其電晶體尺寸與6T SRAM單元面積更接近於英特爾的14nm製程節點。

而今，我們正滿心期待儘快從Apple與三星的下一代智慧型手機中取得Exynos 8 SoC或Snapdragon 820 SoC，好讓我們一窺第二代14nm LPP製程節點的變化。

編譯：Susan Hong

(參考原文：Samsung’s 14 nm LPE FinFET Transistors，by Kevin Gibb)

來源：eettaiwan

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