EUV微影技術準備好了嗎？

又到了超紫外光(EUV)微影技術的關鍵時刻了。

縱觀整個半導體發展藍圖，研究人員在日前舉辦的IMEC技術論壇(ITF)上針對EUV微影提出了各種大大小小即將出現的挑戰。

到了下一代的10nm節點，降低每電晶體成本將會變得十分棘手。

更具挑戰性的是在7nm節點時導入EUV微影。

更進一步來看，當擴展到超越5nm節點時可能就需要一種全新的晶片技術了。

目前最迫在眉睫的是中期挑戰。

如果長久以來一直延遲的EUV微影系統未能在2017年早期就緒的話，7nm製程將會成為一個昂貴的半節點。

不過，研究人員們樂觀地看好EUV將會及時準備好，但也預期接下來將出現諸多挑戰：

．光源必須至少升級到180W，目前最佳的是ASML展示的110W光源；

．系統必須至少有80%的時間可用，當今系統的可用性約僅50-60%；

．系統必須從每小時70-80片晶圓產出增加到更接近每小時200片晶圓；

．光阻劑必須具有更高感光度，才能以更低劑量與較不粗糙的邊緣作業；

．必須設計新的晶圓保護蓋——即薄膜(pellicle)，以取代目前ASML提供給客戶用於80-110W低功耗級的原始薄膜；

．在查找與修復缺陷方面還需要進一步的改善。

IMEC執行長Luc Van den Hove深信，「EUV可望從7nm節點開始導入製造製程。

」IMEC已經為多年來致力於開發EUV系統的先進研究晶圓廠投入高達13億美元了，目前也已在全球安裝的8套最新系統中占有一席之地。

幾乎所有的主要晶片製造商都與IMEC合作，針對下一代節點展開前期競爭性研究。

今年，東芝(Toshiba)與SanDisk也加入了這一計劃。

ASML為EUV客戶提供了一種原型薄膜，但可能還得重新設計，才能支援未來發展藍圖所需的更強光源

致力於開發EUV的荷蘭業者ASML提出了目前的最新進展：一家客戶採用其NXE 3300B系統，在一星期中達到了82%的正常運作時間。

ASML的目標是在年底前讓揮發性光源達到86%的正常運作時間。

這套系統雖然複雜困難，但也至關重要。

ASML執行長Peter Wennik強調，「在不斷微縮至更小型晶片的製程中，甚至得投入數兆美元。

而這是一部結合許多業界工程問題的機器——它讓我們得以一個接著一個地解決問題。

」

的確，ASML表示每次為重要的光源問題提高功率後，另一個模組就會出現一些問題，因而必須加以升級或重新設計，才能維持系統的正常運轉。

但IMEC微影技術計劃負責人Kurt Ronse表示，「這是一個連續工程的過程。

」

少了EUV，7nm也只是半節點

IBM、IMEC、英特爾(Intel)、三星(Samsung)和台積電(TSMC)等業者目前至少都使用了一種最新的EUV系統。

至今，大多數的系統也都升級到80W光源了。

然而，ASML的Wennik說：「也許業界還有很多人並不看好EUV，但是從技術角度看來，我們即將實現這項技術。

」

事實上，觀察人士認為，這一局勢將會發生轉變。

半導體市場分析公司Future Horizons執行長兼首席分析師Malcolm Penn表示：「我們一直在懷疑EUV的能力，但現在看來各種技術匯流將有助於實現最後的目標。

」

IMEC製程技術開發資深副總裁An Steegen強調，「業界對於晶圓產出的強勁發展藍圖，讓我們有信心EUV將在N7製程時準備就緒。

」

儘管如此，使用的昂貴的EUV系統將受限於每晶片三個關鍵層。

針對7nm製程，EUV系統可在單次實現目前採用浸潤式微影需要3至5次才能完成的步驟。

如果少了EUV，在7nm時採用浸潤式微影的步驟將大量增加

Steegen預計，目前仍在實驗室開發階段的定向自組裝(DSA)技術可望最先用於7nm節點。

DSA將有助於減少使用多重圖案的需求數量。

如果EUV系統無法在未來的18個月內準備好用於量產，晶片製造商就得在缺少EUV的情況下展開7nm製程。

Steegen指出，在這種情況下，7nm或許將成為一種半節點，而不是一項完整的微縮技術。

而這對於晶片設計者的限制也將變得更加嚴格——相較於20nm導入雙重圖案後的限制而言。

Steegen說：「你可以加大間距以及簡化設計，使其變得更有利於微影技術......但有些時候它可能需要五次的曝光。

」

總之，晶片顯然將會變得比以前更加昂貴。

因此，最後可能只有最大型的FPGA和處理器才會利用這種先進位程。

利潤也將會大幅縮水，大家都得勒緊皮帶過日子，許多廠商可能沒好日子過了。

除了微影技術存在巨大的挑戰，如何善加利用7nm進行製造也造成激烈辯論。

Steegen認為當今的3D電晶體——鰭式場效應電晶體(FinFET)將讓位於新型的環繞式閘極(gate-all-around)奈米線。

此外，像鍺這一類具有高遷移率的新材料也很需要。

一位分析師預測，英特爾去年開始在10nm時利用鍺和砷化鎵銦(InGaAs)製造量子阱場效應電晶體(FET)。

從EUV、新型電晶體結構和新材料等諸多新元素數量來看，7nm可能會是半導體產業發展史上最困難的製程節點之一。

ASML發布最新的EUV進展

10nm的每閘極成本

儘管最近對於10nm節點的預測樂觀，但它的每閘極成本可能無法如預期般地降低。

根據IMEC的Steegen表示，10nm將會是第一個需要三重圖案以及多達6層光罩的節點，顯然會大幅增加最終的開銷。

大多數的晶片製造商表示，目前所使用的20nm和14/16nm先進節點，每顆電晶體的成本已經增加了。

只有英特爾可說是個例外，該公司宣稱其成本在14nm時仍持續降低。

市場觀察家Handel Jones最近也預測，10nm節點將會比先前的製程世代更具成本效益。

不過，Steegen對此預測持保留態度，「我知道在10nm時的成本將會增加，而且也知道可以有技巧地使其降低，但凈成本是否減少、維持現狀或提高，則視每家晶圓廠及其設備而異。

」

相較於目前為關鍵層使用雙重圖案、兩次微影步驟的製程，三重圖案所需的額外光罩成本將會變得『十分可觀』。

因此，巧妙的結合製程與設計技巧將有助於減輕所需的成本負擔，但究竟能降低多少成本，目前仍不得而知。

透過金屬顯影微縮可以提供更大的面積，並降低每電晶體的成本。

此外，間距也可能較寬鬆些，她說。

Wennick宣布，ASML將在今年年底以前推出一款升級的7nm浸潤式微影步進機，它能夠達到每小時275片晶圓(275w/h)的產出效率，較目前的200w/h更高得多。

分析師Penn認為，這將會是有利於減輕10nm成本負擔的一大進展。

ASML預計在今年年底前推出7nm浸潤式微影系統，可望達到275w/h的晶圓產出效率

EUV技術也可能被加以改造，在因應第二代10nm製程時才及時出現。

如果是這樣的話，它應該能夠用於處理一次或三次曝光圖案層，不過該系統也將減緩整體吞吐量。

此外，由於該系統十分昂貴，因而是否可真的降低10nm成本將取決於其折舊周期。

「儘管某種程度上已經決定了10nm的未來，但這並不表示無法為其改造EUV工具，」IMEC的Van den Hove說，「我知道有幾家公司迫切地想要在10nm時使用EUV。

」

好消息是大部份的晶片製造商預計在10nm時製造第二代FinFET，這是一種他們較有經驗掌握的電晶體類型。

由於英特爾已經展示其14nm的第二代FinFET製程，接下來的鰭片(Fin)將會變得更高且更薄。

更重要的是，Steegen強調，「至今我們所分析的N10製程提供了一個完整的微縮節點。

」

IMEC認為，金屬顯影技術可望大幅減少晶片面積(上圖)，但卻也存在性能缺陷(下圖)。

邏輯元件亟需堆疊新方式

事實上，要準確地預測接下來的三個新製程世代(到5nm節點)，幾乎是不可能的。

但有兩件事情是相當明確的：未來需要一些新的邏輯電晶體堆疊類型，此外，研究人員們仍能執著地抱持樂觀態度。

未來如果無法大幅改造工具，EUV將無法有效使用。

對此，ASML表示該公司已經與Carl Zeiss展開合作了。

IMEC則展示其於5nm原型研究的初期成果。

二者都必須結合使用四重圖案浸潤以及EUV微影技術。

IMEC掌握了多種堆疊邏輯電晶體的方法，一部份來自於3D NAND的啟發

Steegen認為，水平的奈米線未來將會被新的垂直電晶體結構所取代。

她說，邏輯元件需要的是類似三星率先突破的3D NAND堆疊進展。

為了打造超高密度的晶片設計，Steegen展示各種堆疊奈米線途徑的發展藍圖。

她並展示可用於連接堆疊晶片的矽穿孔(TSV)技術進展。

此外，她並建議，AMD、美光(Micron)、海力士(SK Hynix)和賽靈思(Xilinx)目前所用的2.5D晶片可望進一步超越現有的矽中介層，從而用於矽光子學。

如今的問題是「如何巧妙地利用3D重新設定像NAND的發展藍圖，」Steegen說。

當業界進展到「5nm或甚至3nm時，我們將會發現不同的堆疊架構，讓我們能夠從那時起重新安排，並且以新的方式開始計算節點。

」

「只要市場存在需求，我們就能不斷地重新塑造摩爾定律，而其產生的架構並不會像20年前的傳統電晶體一樣，而是一條持續微縮的道路。

」

IMEC認為，矽光子可望在未來的3D晶片堆疊取代矽中介層