台積電是業界7nm進展最快的廠商，在六月舉辦的技術研討會上，台積電CEO魏哲家表示，該公司的7nm製程晶片已經開始量產。

按照魏哲家的說法7nm的量產將使台積電12寸晶圓的總產能達到120萬片，比2017年的105萬片提升9%。

他表示，到2018年底將有超過50個產品完成設計定案（Tape out）。

其中，AI晶片、GPU和礦機晶片占了大部分的產能，其次是5G和應用處理器（AP）。

這次加碼，相信是台積電看到了這個市場更多的空間，或者說是看到了來自三星追趕的壓力？

而在邏輯製程轉換為特殊製程方面，這可能是台積電看到了目前全球邏輯製程競爭態勢，尋找另一個更新的成長空間？

去年的報導指出，台積電內部秘組一支物聯網超級艦隊，從既有的特殊製程技術、研發、策略發展業務等部門嚴選菁英，由共同執行長魏哲家親自領軍。

更針對物聯網提出Ultra-LowPowerPlatform（ULP）平台的概念，密集與大客戶高通（Qualcomm）等商討標準規範，鎖定物聯網為台灣半導體產業帶來的新台幣一兆元商機。

據透露，台積電針對物聯網推廣了從0.35/0.25/0.18微米到90/65/50/40納米的RF製程、嵌入式快閃記憶體ddedFlash製程等，加速把各階段的製程技術要補齊。

尋找廣闊的成長空間。

至於先進封裝方面，台積電之前憑藉Fanout工藝，在蘋果A系列晶片上吃了甜頭，他們在上面也布局不少。

其實台積電的第一個先進產品，叫做「CoWoS」（Chip on Wafer on Substrate）。

意思是將邏輯晶片和DRAM放在矽中介層（interposer）上面，然後封裝在基板上。

據EEtimes介紹，台積電從明年初開始，CoWoS技術將提供具備倍縮光罩(reticle)兩倍尺寸的矽中介層選項，以因應該領域的需求；而具備130微米凸塊間距的版本則將在今年通過品質認證。

InFO技術則會有四種衍生技術，其中記憶體基板應用的InFO-MS，將在1x倍縮光罩的基板上封裝SoC與HBM，具備2x2微米的重分布層(redistribution layer)，將在9月通過驗證。

InFO-oS則擁有與DRAM更匹配的背向RDL間距，而且已經準備就緒；一種名為MUST的多堆疊選項，將1~2顆晶片放在另一顆比較大的晶片頂部，然後以位於堆疊底部的矽中介層來連結。

最後還有一種InFO-AIP就是封裝天線(antenna-in-package)技術，號稱外觀尺寸可縮小10%，天線增益則提高40%，鎖定5G基頻晶片的前端模組應用等設計。

不只如此，台積電還發表兩種全新的封裝技術選項。

其中在4月底問世的WoW (wafer-on-wafer)封裝直接以打線堆疊三顆裸晶，不過使用者還需要確定其EDA流程是否支援這種打線(bonding)技術；該技術還將在6月推出支援EMI的版本。

最後台積電還大略描述了一種被稱為「整合晶片系統」(system-on-integrated-chips，SoICs)的技術，採用10奈米以下的互連來連結兩顆裸晶，但技術細節還要到明年才會透露；該技術鎖定的應用從行動通訊到高性能運算，而且能連結採用不同製程節點生產的裸晶，看來是某種形式的系統級封裝(SiP)。

台積電同時也宣布，將聘美國史丹佛大學電機工程系教授黃漢森擔任副總經理，擔任技術研究組織主管。

黃漢森擁有美國理海大學（Lehigh University）電機工程博士學位，在加入台積前，在史丹福大學擔任電機工程系終身職教授多年。

另外，他在IBM半導體部門也有16年的工作經驗。

業界人士指出，黃漢森擅長新型態的記憶體技術研發，由於現階段嵌入式快閃記憶體eFlash製程技術面臨瓶頸，黃漢森應可帶領台積電朝向新一代的嵌入式非揮發性記憶體技術前進，包括嵌入式磁阻式隨機存取記憶體eMRAM技術，或是嵌入式電阻式記憶體eRRAM技術等。