Chiplet時代來臨

日前，中國工程院院士許居衍在題為《復歸於道：封裝改道晶片業》的報告中指出，經典的2D縮放已經「耗盡」了現有的技術資源，現在通過節點實現性能翻番的方法已經失靈。

單片集成電路過去一向強調PPA，即更高的性能（erformance）、更低的功耗（Power）、更小的面積（Area）。

這個邏輯方向到了需要修正的時候了！因此3D異質集成、MCP（Multi-Chip Package多晶片封裝）、SiP（System-in-Package）、PoP（Packaging on Packaging）等封裝技術成為走出2D同質集成的契機。

3D異質集成的基礎就是IP復用。

許居衍院士在報告中非常看好3D異質集成技術的潛力。

什麼是芯粒（Chiplet）

近年來，芯粒（Chiplet）或成為半導體產業的熱門詞。

在科研界和產業界看來，這是一種可以延緩摩爾定律失效、放緩工藝進程時間、支撐半導體產業繼續發展的有效方案。

簡而言之，Chiplet其實就是一顆商品化的、具有功能（如USB、存儲器）特徵的裸晶片（die）。

從系統端出發，首先將複雜功能進行分解，然後開發出多種具有單一特定功能，可相互進行模塊化組裝的裸晶片，如實現數據存儲、計算、信號處理、數據流管理等功能，並最終以此為基礎，建立一個Chiplet的晶片網絡（未來的電腦系統可能只包含一個CPU晶片和幾個GPU，這些GPU都連接到Chiplet上，形成晶片網絡）。

以前設計一個SoC，是從不同的IP供應商購買一些IP，包括軟核（代碼）或硬核（版圖），結合自家研發的模塊，集合成一個SoC，然後在某個製造工藝節點上完成晶片設計和生產的完整流程。

Chiplet模式時代，對於某些IP，可能不需要自己做設計和生產了，而只需要購買別人己經做好的晶片裸片（die），然後通過先進封裝形成一個SiP（System in Package）。

所以Chiplet也是一種IP，但它是以晶片裸片的形式提供，而不是之前以軟體形式提供。

Chiplet模式可能帶給從上游EDA 工具、IC設計到製造工藝、先進封測等產業鏈環節顛覆式的創新革命。

Chiplet發展現狀

理論上，Chiplet模式是一種開發周期短且成本較低的方法，提供了先進工藝和主流成熟工藝選擇的靈活性，可以將不同節點工藝（10nm、14/16nm及22nm）、不同材質（矽、砷化鎵、碳化矽、氮化鎵）、不同功能（CPU、GPU、FPGA、RF、I/O、存儲器）、不同半導體公司的晶片封裝在一起。

目前，Chiplet模式還處於發展早期，美國主要圍繞DARPA的CHIPS（Common Heterogeneous Integration and IP Reuse Strategies，通用異構集成和IP重用戰略）項目發展。

在CHIPS項目中，有大型半導體企業如英特爾（Intel）、美光（Micron）等，有EDA工具開發企業如新思科技（Synopsys）、楷登電子（Candence），有大型防務公司諾斯羅普·格魯門（Northrop Grumman）、洛克希德·馬丁（Lockheed Martin）、波音（Boeing）等，還有高校如如密西根大學（University of Michigan）、喬治亞理工學院（Georgia Institute of Technology）、北卡羅萊納州立大學（North Carolina State University）。

2018年10月，7家公司成立ODSA（Open Domain-Specific Architecture，開放專用域架構）組織，目前組織會員已超過50家，其目標是制定Chiplet開放標準、促進形成Chiplet生態系統、催生低成本SoC替代方案。

換言之，就是將一系列模塊化晶片或Chiplets，通過裸晶片和裸晶片（die-to-die）的互連方案封裝集成。

迄今為止，已經有很多公司創建了自己的Chiplet生態系統。

美滿電子

美滿電子自創始人周秀文（Sehat Sutardja）博士在ISSCC 2015上提出MoChi（Modular Chip，模塊化晶片）架構的概念以來，推出了一系列Virtual SoC產品，MoChi可以是許多應用的基準架構，包括物聯網、智能電視、智慧型手機、伺服器、筆記本電腦、存儲設備等。

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圖片來源：ISSCC & Marvell

但遺憾的是，隨著創始人周秀文卸任CEO，已經很久沒有聽到MoChi相關的新消息。

賽靈思

2017年Xilinx在HotChip發布第四代堆疊方案VU3xP，2018年推出包含3個16納米的FPGA和2個DRAM的首款採用CCIX接口的晶片，旨在從裸晶片層面證明CCIX能夠支持多核高性能Arm CPU和FPGA加速器實現一致性互聯。

超微半導體

AMD推出使用Chiplet技術生產的代號為「羅馬Rome」的第二代霄龍EYPC Zen2架構CPU晶片，內部最多八個7nm CPU裸晶片和一個14nm I/O裸晶片，其中前者只有CPU核心、各級緩存和Infinity Fabric總線埠，得益於新工藝可以獲得更小面積、更強性能、更低功耗。

後者專門獨立出來，集成輸入輸出、內存控制器、PCIe控制器和Infinity Fabric總線埠，可以更方便、更高效地處理各個CPU核心、不同處理器的互連，而工藝之所以採用14nm，是因為它對新工藝不敏感，老工藝則更加成熟，成本也更低，符合不同IP採用最合適工藝的Chiplet設計原則。

據悉，AMD還將推出使用Chiplet技術生產的代號為「米蘭Milan」的第三代霄龍EYPC Zen3架構CPU晶片，內部將集成15個裸晶片，比第二代多出6個裸晶片。

英特爾

英特爾針對互聯標準的挑戰，首先提出了高級接口總線（Advanced Interface Bus，AIB）標準。

在DARPA的CHIPS項目中，英特爾將AIB標準開放給項目中的企業使用，旨在推動Chiplet標準。

AIB是一種時鐘轉發並行數據傳輸機制，類似於DDR DRAM接口。

目前，英特爾免費提供AIB接口許可，以支持廣泛的Chiplet生態系統，包括設計方法或服務供應商、代工廠、封裝廠和系統供應商。

此舉將加速AIB標準的快速普及，有望在未來成為類似ARM的AMBA總線的業界標準。

英特爾在2014年公布EMIB（Embeded Multi-Die Interconnect Bridge：嵌入式多矽片互聯）技術的基礎上，於2018年底，更是將其升級為邏輯晶圓3D堆疊技術，命名為Foveros。

使用Foveros技術，在二維平面上可以通過EMIB實現裸晶片之間的互聯，在三維垂直方向上還可以使用TSV（Through Silicon Via）實現裸晶片之間的堆疊。

每個裸晶片所使用的工藝製程可以不一樣，通過高級封裝技術進行封裝，充分利用2D和3D的空間。

EMIB技術已經在英特爾的Stratix 10 FPGA晶片上使用了，在未來英特爾的CPU/FPGA/GPU/AI等晶片上，我們可以期待Foveros技術的進一步落地。

Foveros結合EMIB可以滿足各種不同應用、功率範圍和外形尺寸的需求，提供低成本、高性能晶片選擇。

英特爾預計將於2019年下半年推出一系列採用Foveros技術的產品。

首款Foveros產品將整合高性能10nm模塊晶片和低功耗的22nm基礎晶片。

2019年英特爾更是推出Co-EMIB技術，這是2D EMIB技術的升級版，能夠將兩個或多個Foveros晶片互連，實現更高的計算性能和數據交換能力，還能夠以非常高的帶寬和非常低的功耗連接模擬器、內存和其他模塊，基本達到單晶片性能。

台積電

在2019年6月初於日本京都舉辦的VLSI Symposium期間，台積電展示了自行設計的一顆Chiplet「This」。

採用7nm工藝，面積僅僅27.28平方毫米（4.4毫米x6.2毫米），採用CoWos（晶圓級封裝）。

圖片來源：網絡

採用雙晶片結構，可以通過添加額外的PHY來進行擴展，晶片不同單元間以及不同晶片之間可以形成互聯。

其一內置4個Cortex A72核心，另一內置6MiB三緩。

標稱最高主頻為4GHz，實測最高居然達到了4.2GHz（1.375V）。

台積電稱，這款晶片是為高性能計算平台設計。

與此同時，台積電還開發了新型互連技術LIPINCON，每平方毫米Shoreline帶寬密度可以達到67Gbps，針腳速度會達到8.0Gbps，物理層的能耗效率是0.56pJ/b。

預估2020年技術落地。

極戈科技

極戈科技主打快速晶片設計和製造，提出了一個稱為ZiP的集成平台，通過獨特的「電路設計+封裝+ SDK+算法」，他們利用SaaS的模式提供晶片設計方案，也採用2.5D/3D封裝技術。

基礎晶片是極戈技開發的矽基晶片，上層是第三方的模塊晶片，包括傳感器、通訊、存儲等，從而低成本、高速度地實現小體積，低功耗的系統集成。

極戈科技採用Chiplet模式極大地縮短了物聯網晶片的研發周期，能夠將物聯網晶片的設計製造流程從超過1年壓縮到2-4周。

圖片來源：極戈科技官網

國內在系統集成方面也取得了不錯的成績：

長電科技是中國營收規模最大的封裝公司，在先進封裝技術和規模化量產能力中保持領先，在eWLB、FO、WLCSP、BUMP、ECP、PoP、SiP、PiP等封裝技術已有多年的經驗與核心專利的保護，對於Chiplet的發展也已奠定了應對的基礎。

華進半導體成功開發小孔徑TSV工藝，進而研發成功轉接板成套工藝，並且可基於中道成熟工藝實現量產，實現多顆不同結構或不同功能的晶片系統集成。

TSV直徑小，間距很密，可以實現高密度晶片封裝。

晶片與晶片之間的互連通過平面內的線路來實現，可以重新分布電源、接地和信號引腳，這些電學信號可以通過TSV，在底部進行信號輸入和輸出，從而明顯降低輸入輸出引腳數量。

功能晶片無需改變現有的結構和設計，與不同晶片組合搭配，具有很高的靈活度和集成度，適合對尺寸有嚴苛要求的高頻高速的電子產品。

所有的晶片和互連線被密封，只有幾個埠裸露在外，整個系統有更好的密封性和可靠性。

同時，轉接板還可以進行散熱設計，來進行熱管理。

圖片提供：華進半導體

華天科技開發成功埋入矽基板扇出型3D封裝技術，該技術利用TSV作為垂直互聯，可以進行異質晶片三維集成，互連密度可以大大高於目前的台積電InFO技術。

工藝已經開發完成，與國際客戶進行的產品開發進展順利。

埋入矽基板扇出型3D封裝結構示意圖（圖片提供：華天科技）

通富微電在先進封裝技術上積極耕耘。

公司擁有wafer level先進封裝技術平台（WLCSP、Cu pillar wafer bumping，solder wafer bumping，Au wafer bumping），也擁有wire bond + FC的hybrid封裝技術，還成功開發了chip to wafer、Fan-out WLP、Fan-out wafer bumping技術。

公司瞄準5G時代的大數據、雲計算、數據低延遲要求特點，正積極開發用於高性能計算（HPC）的2.5D interposer高端封裝技術。

Chiplet的未來

SoC（系統級晶片）的集成度越來越高，先進工藝製程的晶片研發成本和製造成本呈幾何級倍數不斷攀升。

過去，設計一款28納米晶片的研發成本約為5000萬美元，7納米的研發成本上漲到3億美元，而未來3納米晶片的研發成本將達到令人咂舌的15億美元之巨。

已經很少有Fabless公司，能夠承受得起這麼昂貴的前期投入了。

數據來源：International Business Strategies, Inc.

隨著晶片製程從10nm7nm到5nm再到未來的3nm，每一次製程縮減所需要的成本和開發時間都在大幅提升。

而且，當晶片製程接近1nm時，就將進入量子物理的世界，現有的工藝製程會受到量子效應的極大影響。

而先進的工藝的玩家越來越少，10納米以下玩家未來可能只有台積電、三星電子（Samsung）、英特爾、中芯國際（SMIC）。

一切都表明後摩爾定律時代確已降臨。

產業界確實有了很多變化。

許居衍院士在報告中還指出，後摩爾時代的單片同質集成向三維多片異構封裝集成技術「改道」是重要趨勢，因為三維多片異構封裝可以提供更高的帶寬、更低的功率、更低的成本和更靈活的形狀因子。

當前，ODSA組織正在制定Chiplet開放標準、促進形成Chiplet生態系統、 催生低成本SoC替代方案，在不久的將來，產呂公司就可以根據需求靈活選擇來自多個供應商的最佳Chiplet，因此，降低了單片SoC高NRE的挑戰，贏得快速上市時間的好處。

許居衍院士還表示，Chiplet的搭積木模式集工藝選擇、架構設計、商業模式三大靈活性於一體，有助力活躍創新，可以推動微系統的發展、推進晶片架構創新、加快系統架構創新、加速DSA/DSL發展、推動可重構計算的發展和軟體定義系統發展。

巧合的是，中芯國際聯合執行長趙海軍博士在日前的題為《立足中國，布局未來，迎接集成電路產業新發展》的報告中同樣看好Chiplet模式。

他在報告中表示，摩爾定律紅利剩下的節點不多了，但系統的複雜度需求仍將按原來的軌道繼續走下去，多出來的部分功能放在另外的晶片里，然後類似積木一樣拼接堆疊起來，循環往復，以至無窮；同時工藝技術的學習曲線成本太高，把一個大晶片分成幾個小晶片來生產，可以避免裸晶片的尺寸繼續增大，各個裸晶片可以使用不同的最佳工藝，使得良率大大提高，提前完成升級換代；而且新一代大晶片全覆蓋開發成本太高，重複使用原有節點設計的IP，可以有效節省費用和加快上市時間；但是，不同人獨立設計的單晶片，如CPU和存儲器，在組合的時候性能損失嚴重，就像限速和紅燈使得寶馬車和豐田車跑得一樣慢 ，所以需要多晶片組合的歸一化設計。

因為不同的Chiplet需要協同設計，通過同一個設計師或者使用同一個通信IP，而產品公司不願意讓一家晶圓代工公司把所有的Chiplet都做了，所以不會全盤採用晶圓代工公司提供的IP方案，從而為封裝代工公司提供了機會，未來封裝代工公司可以提供更多的公用IP來支撐Chiplet模式。

而剛於2019年7月正式加入武漢弘芯的前台積電共同運營官蔣尚義也表示，美國DARPA推動的電子產業振興計劃（ERI）推動Chiplet模式，開始啟動主導標準，蔣尚義建議國內建立本土一套自己的Chiplet標準，促進中國實現自己的標準。

Chiplet模式的挑戰

許居衍院士在報告中強調，Chiplet模式成功的關鍵在於Chiplet的標準和接口。

作為一種創新，Chiplet模式存在多種挑戰。

首先是來自技術層面。

Chiplet的組裝或封裝尚缺乏統一的標準。

目前各大玩家都有自家的方案，儘管各家的名稱不同，但歸總離不開矽通孔、矽橋和高密度FO技術，不管是裸片堆疊還是大面積拼接，都需要將互連線將變得更短，要求互連線做到100%的無缺陷，否則整個晶片無法工作。

其次是質量保障問題。

相對傳統軟IP，Chiplet是經過矽驗證的裸晶片，可以保證物理實現的正確性。

但如果其中的一個裸晶片有問題，則整個系統都會受影響，代價很高。

因此要保證Chiplet100%無故障。

當然這其中也包括集成後的測試，封裝後，可能有部分Chiplet可能完全無法直接從晶片外部管腳直接訪問，給晶片測試帶來的新的挑戰。

第三就是散熱問題。

幾個甚至數十個裸晶片封裝在一個有限的空間中，互連線非常短，讓散熱問題變得更為棘手。

第四是晶片網絡問題。

儘管每個Chiplet本身設計不會發生死鎖，其通信系統都可以很好地工作，但是當它們全部連接在一起形成晶片網絡時，就可能出現了交通死鎖與流量堵塞問題。

超微半導體研究人員最近提出一種消除死鎖難題的方案，如果能夠徹底解決死鎖問題，那麼Chiplet將為未來計算機設計的發展帶來新的動力。

第五是供應鏈重塑問題。

在Chiplet模式下，EDA工具提供商、晶片提供商、封測提供商都要有所改變。

比如Chiplet模式中出現的問題可能最終都需要通過EDA工具的改進來給出答案，需要EDA工具從架構探索、到晶片實現、甚至到物理設計提供全面支持。

還有來自不同的晶片提供商的裸晶片進入封裝提供商工廠的進度同步問題。

誰將笑到最後

好比撲克遊戲，「摜蛋」是在原有的撲克遊戲 「跑得快」和「八十分」基礎上發展演化而來，摜蛋的最大魅力在於牌際組合間的變數，新手往往先把牌配死，並擬好出牌計劃，然後守株待兔，這是初級階段的呆板打法，完美的靜態組合加上動態變化才是取勝之道。

Chiplet模式就是一個新牌局，Chiplet模式及其商業化還在探索中，商業模式創新可能會帶來新的出路。

晶片設計公司可以將自家的晶片以IP方式提供，IP供應商可以將軟核以硬核的方式提供，晶片製造商和封裝測試供應商可以提供整體的封裝方案，分銷商也可以提供進行晶片整合。

甚至某些天才工程師完全可以成立獨立設計工作室，去做自己擅長的特定功能晶片，然後以Chiplet模式出售給晶片產品公司。

封裝進入新階段，笑看天下風雲起。

Chiplet模式將極大改變封裝業的格局，進而改變整個晶片產業格局。

*免責聲明：本文由作者原創。

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