「六個」Intel的必修之路——半導體封裝迎來「高光時刻」

在Intel六大技術支柱所描繪的願景中，有改進設計架構的Intel，有消除內存/存儲瓶頸的Intel，有投資互連技術的Intel，有重視軟體的Intel，有視安全為根基的Intel，還有跨電晶體、封裝和晶片設計協同進步的Intel。

在這「六個」Intel看來，摩爾定律的哲學將永遠存在。

作為半導體領域為數不多的IDM廠商，Intel覆蓋了從電晶體到整體系統層面集成的全面解決方案。

從PC時代的「Intel inside」，到現在的「Intel：experience what’s inside」。

鮮少全面介紹其先進封裝技術的Intel，日前召開技術解析會，展示了製程&封裝技術作為基礎要素的核心地位。

為什麼我們需要先進封裝技術？Intel公司集團副總裁兼封裝測試技術開發部門總經理Babak Sabi表示，為了更好地對大規模的數據進行分析和處理，要有非常複雜的晶片來提供足夠的算力。

當晶片架構會越來越複雜，很難把這麼多不同的組件來進行集成，這也就是為什麼要開發先進封裝技術的原因。

我們可以把不同功能的小晶片進行組裝，放到同一個封裝內部，以獲得足夠的大數據分析的算力，這是傳統技術無法實現的。

先進封裝將在半導體領域發揮更大價值

一直以來，晶片設計、工藝製程聚焦了半導體領域最多的關注。

晶片封裝作為製造過程的最後一步，在整個電子供應鏈中看似不起眼，卻一直默默發揮著關鍵作用。

作為處理器和主板之間的物理接口，封裝為晶片的電信號和電源提供了一個著陸區。

隨著半導體工藝日益複雜，傳統單晶片封裝逐漸不能滿足需求，尤其是對於高性能晶片來說，需要在性能、功耗、成本方面的進一步均衡和提升。

三大因素正在推動半導體封裝發生革命性變化：一是全球終端電子產品逐漸走向多功能整合及低功耗設計，二是數據中心和物聯網的人工智慧處理等方面推動的晶片多樣化趨勢，三是以數據為中心的工作負載日益多樣化，帶來處理數據的架構也日益多樣化。

未來，先進封裝將比過去發揮更為重大的作用，它將成為產品創新的催化劑，也終於迎來了它的「高光時刻」。

Yole Développement首席分析師Santosh Kumar曾預測，IC封裝市場2019年會出現放緩，但是先進封裝的增長速度超過整體封裝市場。

據Yole稱，2019年包括所有技術在內的IC封裝市場預計收入將達到680億美元，比2018年增長3.5％。

「先進的封裝預計在2019年增長4.3％，而傳統/商品封裝的增長率僅為2.8％。

」

據英特爾製程及封裝部門技術營銷總監Jason Gorss介紹，先進封裝已經成為各公司打造差異化優勢的一個重要領域，以及一個能夠提升性能、提高功率、縮小外形尺寸和提高帶寬的機會。

未來，電晶體層面的創新方向是尺寸越來越小，功耗越來越低；架構層面，將走向多種不同架構的組合，以滿足更加專屬的特定領域的需求，包括FPGA、圖像處理器以及人工智慧加速器等等；內存和存儲領域，正在面臨一個全新的瓶頸，需要消除傳統內存和存儲層級結構中的固有瓶頸，同時實現加速互連，通過不同層級的互連技術，更好地滿足在數據層面或是封裝內的數據流通；軟體方面，以全堆棧、跨架構平台為主，充分釋放硬體的極致性能；當然，安全則是一切業務的最高等級。

上述方向，共同勾勒出Intel對於未來創新的設想，它不再拘泥於傳統框架，而是注重更加靈活地設計性能更強、功能更豐富、功耗更低、用途更靈活的不同產品，滿足未來的差異化需求。

Intel強調其封裝技術的先進性，亦與摩爾定律的如何延續有關。

此前，Intel方面就曾公開回應：摩爾定律仍持續有效，只是以各種功能、架構搭配組合的功能演進，以應對數據的泛濫。

先進的封裝技術能夠集成多種製程工藝的計算引擎，實現類似於單晶片的性能，但其平台範圍遠遠超過單晶片集成的晶片尺寸限制。

這些技術將大大提高產品級性能和功效，縮小面積，同時對系統進行全面改造。

有哪些不斷湧現的封裝新需求？

Intel的封裝願景是在一個封裝內實現晶片和小晶片的連接，幫助整體晶片實現單晶片系統SoC的功能。

為了做到這一點，必須確保整個裸片上的小晶片連接必須是低功耗、高帶寬且高性能的，這也是實現其願景的核心所在。

Intel院士兼技術開發部聯合總監Ravindranath (Ravi) V. Mahajan表示，封裝技術的三大重點在於輕薄/小巧的客戶端封裝、高速信號和互聯微縮（密度和間距）。

據介紹，英特爾封裝支持多節點混合集成，不僅是不同元器件集成中X、Y軸的平面面積縮小，在G軸上（封裝厚度）也有優化空間。

他表示，2014年，封裝厚度約為100μm；2015年已實現無核技術，換言之即為無核狀態；未來，英特爾不僅僅是把矽片疊加到封裝上，將實現嵌入式橋接，讓系統更小更薄。

高速信號方面，由於信號實際上是在半導體晶片表面上傳遞進行的，會受到金屬表面粗糙度影響。

Intel通過專門的製造技術大幅降低了金屬表面的粗糙度，從而減少信號傳遞損耗。

同時，採用全新的布線方法降低串擾，採用空隙布線使得電介質堆棧設計中兩者之間的傳導損耗更小。

Ravi Mahajan表示，通過先進封裝技術目前已經可以達到112Gbps，未來將努力邁向224Gbps這一數量級。

互聯微縮（密度和間距）方面，Ravi Mahajan強調了兩個基礎概念：代表兩個裸片縱向疊加的3D互連，以及代表兩個裸片水平連接的2D互連。

前者導線數量較少傳輸速度較快，後者導線數量多傳輸速度較慢。

通過英特爾全方位互聯（ODI）技術，可以實現高速互聯，通過並行連接延遲會大幅下降，並且可以更好地改善速度，系統能耗可降低約10%。

如何構建未來的高密度MCP？

整個業界似乎都在不斷推動先進多晶片封裝架構MCP的發展，以更好地滿足高帶寬、低功耗的需求。

在Intel看來，這需要多項關鍵基礎技術的結合。

在今年七月初的SEMICON West大會上，Intel曾推出一系列全新的基礎工具，包括將EMIB和Foveros技術相結合的創新應用（Co-EMIB）、全方位互連（ODI）技術，和全新裸片間接口（MDIO）技術，實現其全新封裝技術與製程工藝的結合。

其基本原則都是使用最優工藝製作不同IP模塊，然後藉助不同的封裝方式、高帶寬低延遲的通信渠道，整合在一塊晶片上，構成一個異構計算平台。

現場展示的Co-EMIB樣品

融合Foveros 3D封裝技術的Lakefield產品

EMIB樣品

Babak Sabi表示，異構集成技術是關鍵，它為晶片架構師提供了更大的靈活性，使之能夠在新的多元化模塊中將各種IP和製程技術與不同的內存和I/O單元混搭起來。

Intel封裝研究事業部組件研究部首席工程師Adel Elsherbini表示，封裝互連技術有兩種主要的方式，一種是把主要的相關功能在封裝上進行集成，即將電壓的調節單元從母板上移到封裝上，通過這種方式實現全面集成的電壓調節封裝；另外一個是稱之為SoC片上系統分解的方式，把具備不同功能屬性的小晶片來進行連接，並放在同一封裝里，通過這種方法可以實現接近於單晶片的特點性能和功能。

不管是選擇哪一種的實現路徑，都需要做到異構集成和專門的帶寬需求，而這也可以幫助實現密度更高的多晶片集成。

未來，先進互連封裝研究有三大微縮方向，：一是用於堆疊裸片的高密度垂直互連，它可以大幅度提高帶寬，同時也可實現高密度的裸片疊加；二是全局的橫向互連，在未來隨著小晶片使用會越來越普及，在小晶片集成當中擁有更高的帶寬；三是全方位互連（ODI），可實現之前所無法達到的3D堆疊帶來的性能。

通過這些支持Intel未來路線圖的新技術，共同構建起未來的技術能力和基礎。