3nm以後的電晶體選擇

來源：本文由公眾號半導體行業觀察（ID：icbank）翻譯自「IEEE」，謝謝。

現代微處理器是世界上最複雜的系統之一，但其核心是一個非常簡單的，那就是我們認為非常美麗的裝置——電晶體。

今天在微處理器中有數十億個電晶體，它們幾乎完全相同。

因此，提高這些電晶體的性能和密度是持續製造高性能微處理器最簡單的方法，它們所支持的計算器也能更好地工作。

即使現在它已經（幾乎）結束了，但這就是摩爾定律背後的前提。

正如前面所說，發展到今天，為微處理器製造更小、更好的電晶體變得越來越困難，且價格也越來越昂貴了。

現在只有英特爾，三星和台積電這三家公司才能在繼續往更小節點推進。

他們目前都在製造相當於所謂的7納米節點的集成電路。

但這個冠上了摩爾定律早期遺蹟的名稱不再具有明確的物理意義，但它反映了集成電路上的特徵和器件小型化的程度。

7納米是目前最前沿的技術。

但三星和台積電在4月宣布，他們開始轉向下一個節點——5納米。

三星還有一些額外的消息：它們認為這個行業近十年來一直使用的那種電晶體已經走到了盡頭。

他們即正在為期2020年左右推出的下一個節點——3 nm開發一種全新設計的電晶體。

這種電晶體設計有各種各樣的名稱：gate-all-around、multibridge channel和nanobeam 。

但在研究界我們一直稱它為nanosheet。

這個名字不是很重要。

重要的是，這種設計不僅僅是邏輯晶片的下一代電晶體，但它也可能是最後一個。

儘管形狀和材料已發生變化，但金屬氧化物半導體場效應電晶體或MOSFET（微處理器中使用的電晶體類型）自1959年發明以來一直擁有相同的基本結構：柵極堆疊（gate stack）、溝道區域（channel region），源電極（source electrode）和漏電極（drain electrode）。

在這些器件的原始形式中，源極，漏極和溝道基本上是摻雜有其他元素原子的矽區域，這樣就以產生具有大量移動負電荷（n型）的區域或具有大量移動正電荷（p型）的區域。

對於構成當今計算機晶片的CMOS技術，您需要這兩種類型的電晶體。

MOSFET的柵極堆疊位於溝道區域的正上方。

今天，柵極堆疊由金屬（用於柵電極）製成，位於介電材料層的頂上。

該組合設計用於將電場投射到電晶體溝道區域中，同時防止電荷泄漏。

向柵極（相對於源極）施加足夠大的電壓，就會在電介質和矽之間的介面附近產生一層移動電荷載流子。

一旦該層完全橋接（bridges）從源極到漏極的跨度，電流就可以流過。

將柵極電壓降低到接近零，然後「擠壓」導電通路關閉。

當然，為了使電流通過溝道從源極流到漏極，您首先需要一個電壓。

隨著電晶體結構越來越小，這種電壓的影響最終導致電晶體迎來了歷史上最大的轉變。

這是因為源極-漏極電壓可以在電極之間產生其自己的導電區域。

隨著每個新一代電晶體產生的溝道區域變得越來越短，漏極電壓的影響變得越來越大，充電的時候電荷也會泄漏。

病在柵極附近區域下方「躲避」。

這樣引致的結果是電晶體從未完全關閉、浪費電力並產生熱量。

為了阻止不需要的電荷流動，必須使溝道區域更薄，限制電荷通過的路徑。

並且在柵極方面需要在更多側面環繞通道。

因此，今天的電晶體FinFET就誕生了。

這是一種溝道區域基本上在其側面tilted up得設計，這樣就接以在源極和漏極之間形成纖薄的Fin，為電流提供更寬的通路。

然後將柵極和電介質覆蓋在Fin上，在三面而不是僅一面上圍繞它。

FET的演變

自1959年推出以來，場效應電晶體主要內置於矽平面中。

但為了更好地控制其漏電電流，這就推動了FinFET的誕生，而現在我們即將邁入stacked sheets的時代。

毫無疑問，FinFET取得了巨大成功。

雖然它是十多年前發明的，但FinFET 到2011年才首次在英特爾推出 22納米節點上實現，後來由三星，台積電也陸續推出了相應工藝。

從那以後，它一直是摩爾定律縮放最後階段中最先進的矽邏輯的主力，但所有好事都會結束。

對於3-nm節點， FinFET無法勝任任務。

我們在十多年以前就看到這種情況，其他人也是如此。

雖然很好，但FinFET有其問題。

首先，它引入了一個設計限制，而在舊「平面」電晶體上其實原本不是一個問題。

要了解這個，您必須了解電晶體的速度、功耗、製造複雜性和成本之間總是存在權衡（trade-off）。

這種權衡與溝道的寬度有很大關係，在設備設計圈中我們將其稱為W eff。

更寬的寬度意味著您可以更快地驅動更多電流並開關電晶體。

但它也需要更複雜，更昂貴的製造工藝。

在平面設備中，您只需通過調整通道的幾何形狀即可進行權衡。

但是Fin不允許那麼多的靈活性。

連接電晶體以形成電路的金屬互連構建在電晶體自身上方的層中。

因此，在不干擾互連層的情況下，電晶體鰭片的高度實際上不會變化很大——這就相當於平面設計中的寬度。

今天，晶片設計人員通過製造具有多個鰭片的單個電晶體來解決這個問題。

FinFET的另一個缺點是其柵極僅在三個側面圍繞矩形矽鰭片，而底部側面連接到矽的主體。

當電晶體關閉時，這允許一些漏電流流動。

許多研究人員推斷，要獲得對通道區域的最終控制，需要將柵極完全包圍。

自1990年以來，研究人員一直將這一想把這個設想歸結為合乎邏輯的結論。

也就是在那一年，研究人員報告了第一個具有完全圍繞溝道區域的柵極矽器件。

從那時起，一代又一代的研究人員開始研究所謂的gate-all-around設備。

到2003年，尋求最大程度減少泄漏的研究人員將溝道區域變成了一條狹窄的納米線，橋接了源極和漏極，並被四周的柵極包圍。

那麼為什麼不用gate-all-around納米線來做最新的電晶體呢？答案其實是一樣的：也與通道寬度有關。

因為細線提供很少的電子逃逸機會，從而在電晶體關閉時保持電晶體關閉。

但是當電晶體導通時，它也幾乎沒有電子流動的空間，從而限制了電流並減緩了開關。

通過將納米線堆疊在一起，您可以獲得更多的Weff，從而獲得更大的電流。

三星工程師在2004年推出了這種配置版本，稱為多橋通道（multibridge channel）FET。

但它有一些局限性。

例如，與FinFET的鰭片一樣，疊層不能太高或者會干擾互連層。

另一方面，每個額外的納米線都會增加器件的電容，從而降低電晶體的開關速度。

最後，由於製造非常窄的納米線的複雜性，它們經常在邊緣處變得粗糙，而這種表面粗糙度會妨礙電荷載體的速度。

2006年，在法國CEA-Leti與我們一起工作的工程師（恩斯特）展示了一個更好的主意。

他們使用一疊薄矽片代替使用一堆納米線橋接源極和漏極。

我們的想法是在較小的電晶體中增加通道的寬度，同時保持對泄漏電流的嚴格控制，從而提供性能更好，功耗更低的器件。

在我們另一個人（Khare）的指導下，IBM Research在2017年進一步採用了這一概念，表明由堆疊納米片（ stacked nanosheets）製成的電晶體實際上提供的Weff比占用相同晶片面積的FinFET 還多。

但nanosheet 設計提供了一個額外的好處：它恢復了向FinFET過渡中失去的靈活性。

因為我們可以將Sheet放寬以增加電流或縮小以限制功耗。

IBM Research已經製作了三個堆疊，尺寸範圍從8mm到50 nm不等。

如何製作nanosheet ？

製造nanosheet 需要Sacrificial layers，選擇性化學蝕刻劑和先進原子級別的精確沉積技術。

你是如何製造nanosheet 電晶體的？考慮到大多數半導體製造工藝從矽的頂部直接切割或從暴露的表面直接填充。

Nanosheets 只需要在其他材料層之間去除材料並用金屬和電介質填充間隙。

主要技巧是構建所謂的超晶格（superlattice）——一種由兩種材料組成的周期性層狀晶體。

在這種情況下，它是矽和矽鍺。

研究人員製作了19層的超晶格，但所涉及的機械應力以及電容使得使用了許多不合理的層（ill advised）。

在生長適當數量的層之後，我們使用蝕刻矽鍺但不對矽做任何影響的選擇性化學品去刻蝕，僅留下矽納米片作為源極和漏極之間的橋。

這實際上不是一個新想法; 法國電信和意法半導體的工程師20年前在實驗性的「silicon-on-nothin」電晶體上就使用了相同的方法。

他們試圖通過在電晶體溝道區域下方埋設一層空氣來限制短溝道效應的器件。

一旦你構建了矽nanosheet 通道區域，就需要填充間隙，首先用電介質包圍通道，然後用金屬形成柵極堆疊。

這兩個步驟都是通過稱為原子層沉積（atomic layer deposition）的工藝完成的，該工藝是十多年前引入到半導體製造中的。

在該過程中，氣態化學物質吸附到晶片的暴露表面，甚至nanosheet的下側，以形成單層。

然後加入第二種化學物質，與第一種化學物質反應，留下所需物質的原子級層，例如電介質二氧化鉿（dielectric hafnium-dioxid）。

該過程非常精確，使得沉積材料的厚度可控制到單個原子層級。

關於nanosheet設計的令人震驚的事情之一是，它可能延伸摩爾定律，但它仍然要面對熱的問題。

每個技術節點的電晶體密度仍在增加。

但是IC可以合理地消除的熱量。

功率密度在過去十年內一直停留在每平方厘米約100瓦的層級。

晶片製造商也竭盡全力避免超越這一基本限制。

例如為了保持低溫，時鐘頻率不超過4Gh。

這也是處理器行業轉向多核設計，推出幾個較慢的處理器內核去完成與單個快速處理器內核相同的工作，同時產生更少的熱量。

如果我們希望能夠再次提高時鐘速度，我們就需要有比矽本身更高效的電晶體。

一種可能的解決方案是將新材料引入溝道區，例如由元素周期表第III和V列元素組成的鍺或其他半導體（例如砷化鎵）。

在這些半導體中，電子的移動速度可以快10倍以上，從而可以更快地切換由這些材料製成的電晶體。

更重要的是，由於電子移動得更快，您可以在更低的電壓下操作設備，從而提高能效並減少熱量產生。

Nanosheet森林：疊層Nanosheet也顯示出化合物半導體的巨大前景，例如銦鎵砷（gallium arsenide ）[上述]，以及鍺等矽替代品。

2012年，受早期納米線電晶體和超晶格結構研究的啟發，我們使用銦鎵砷（一種III-V半導體）構建了一些三納米片器件。

結果好於預期。

該nanosheet電晶體允許每微米溝道寬度的電流為9,000微安。

這比目前最好的平面InGaAs MOSFET好大約三倍。

如果製造工藝得到進一步改善，器件性能仍然遠遠低於這種電晶體可以提供的極限。

通過堆疊更多nanosheet，我們可以將性能提高10倍或更多。

（位於加利福尼亞州馬里布的HRL實驗室的研究人員正在研究數十個nanosheet的疊層，以開發氮化鎵功率器件。

並且InGaAs不是未來nanosheet電晶體的唯一選擇。

研究人員還在探索具有高遷移率電荷載體的其他半導體，如鍺，砷化銦和銻化鎵。

例如，新加坡國立大學的研究人員最近使用由砷化銦製成的n型電晶體和由銻化鎵製成的p型電晶體的組合構建了一個完整的CMOS IC 。

另外，還有一個可能更簡單的解決方案，那就是使用摻雜鍺，因為電子和穿過它的正電荷載流子（空穴）的速度都非常快。

然而，鍺目前仍然存在一些製造工藝和可靠性問題。

因此，業界可能首先採用矽鍺作為通道材料。

總而言之，堆疊nanosheet似乎是構建未來電晶體的最佳方式。

晶片製造商已經對該技術充滿信心，可以在不久的將來將其放在路線圖上。

隨著高遷移率半導體材料的整合，nanosheet電晶體可以很好地帶給我們任何人現在可以預見的未來。

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*免責聲明：本文由作者原創。

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