功耗降十倍 ULV製程催生下世代物聯網SoC

2020-10-23

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超低電壓(ULV)製程將成物聯網發展的關鍵技術。

半導體廠除加緊投入先進奈米製程外，亦已積極開發超低電壓製程;相較於現今電壓約1伏特(V)的標準製程，超低電壓製程可降至0.7或0.3～0.4伏特，讓系統單晶片(SoC)動態功耗縮減一半甚至十分之一，以滿足物聯網應用對更低耗電量的要求。

工研院資通所生醫與工業積體電路技術組低功耗混合訊號部組長朱元華表示，面對物聯網裝置設計挑戰，半導體業者正積極開發新一代極低功耗的SoC，以發揮系統電源最大利用率。

由於晶片動態功耗與其工作頻率、電壓平方值息息相關，因此晶圓代工廠、矽智財(IP)和IC設計業者也紛紛投入布局超低電壓製程，並分頭從製程控制和電路設計著手，期加速實現以更低電壓運作，且效能及良率穩定的物聯網SoC。

據悉，台積電日前發布的超低耗電(ULP)技術平台，就是由超低電壓製程的設計概念衍伸而來。

該公司率先將標準SoC製程大約落在1、1.2、1.5或1.8伏特電壓的水準，降低至0.7伏特左右，大幅縮減一半以上的晶片動態功耗，藉此發展出0.18微米到16奈米鰭式電晶體(FinFET)等一系列超低耗電製程，協助客戶打造更低功耗且整合度更高的系統元件。

儘管SoC電源效率可望再提升一倍，但台積電董事長張忠謀不諱言，這樣的規格與物聯網要求還有一段差距，從行動世代跨入物聯網時代，半導體產業至少須達成功耗僅十分之一的製程技術，方能滿足下游IC設計、模組廠，以及系統業者提升產品電源效率的殷切需求，促進萬物聯網的願景加速來臨。

對此，朱元華指出，針對超低功耗物聯網SoC，半導體廠除了朝更先進的20、16奈米製程邁進外，亦須基於晶片動態功耗與電壓平方成正比的通用算式，進一步投資發展0.3～0.4伏特超低電壓製程，以設計出工作電壓僅0.3伏特，動態功耗也隨電壓下降，等比例降至約十分之一(0.3 伏特平方約0.09伏特)的SoC。

朱元華強調，目前一線晶圓代工廠、電子設計自動(EDA)工具商、IP供應商和IC設計業者皆加碼展開超低電壓製程研究，足見該技術已蔚為顯學。

為協助台商接軌此一設計潮流，卡位物聯網商機，工研院資通所亦馬不停蹄投入布局超低電壓製程控制、設計方法、晶片電路和邏輯架構等專利，並已將位準轉換器(Level Shift)、鎖相迴路(PLL)等SoC周邊電源管理方案納入考量，全力推動超低電壓製程商用腳步。

除搶布專利，幫助台商掌握先機外，資通所更致力打造超低電壓製程晶片的創新應用，期吸引更多國內半導體廠聚焦，進而拱大技術發展規模。

朱元華透露，資通所已從三個層面著手，分別勾勒出超低電壓微控制器(MCU)、能源採集(Energy Harvesting)器和資料轉換器的設計概念。

以MCU為例，目前業界雖可藉由軟體實現多元省電模式，但實際上MCU在各種工作頻率下，仍以相同電壓運行，因此還是有一定的動態功耗;朱元華認為，未來晶片商導入超低電壓製程，才能在硬體設計層面就大幅降低動態功耗，發揮更大的節能效益。

此外，資料轉換器在物聯網裝置不定時擷取到外界資訊時，必須不斷開啟、關閉以解析資料再休眠，若透過製程改善，讓資料轉換器以更低的電壓和頻率啟動，對節省系統電源將有莫大助益。

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