小晶片系統封裝技術，助力台積電市值更上一層樓

台積電正在投入5納米及3納米先進位程，但在先進封裝技術上也持續推進，小晶片（Chiplet）系統封裝正成為台積電主要客戶所重用的技術。

Chiplet（小晶片）系統級封裝技術被視為減緩摩爾定律失效的對策，台積電剛宣布與ARM（安謀）合作第一款以CoWaS（基板上晶圓上封裝）解決方案，獲得矽晶驗證的7納米小晶片系統產品，包括AMD（超微）跟聯發科也都是Chiplet先進封裝技術的座上賓。

雙小晶片系統平面圖

搭上5G及客戶新品熱潮，台積電股價在27日衝上272元歷史新高，市值更站上7.05兆元新高。

雖然不是第一次（2017及2018年均有紀錄），台積電又再度超越英特爾市值2255.8億美元（約新台幣6.97兆元）。

台積電錶示，跟ARM合作的小晶片系統於2018年12月完成產品設計定案，並於2019年4月成功量產。

台積電錶示，這款概念性驗證的小晶片系統成功地展現在7納米FinFET（鰭式場效電晶體）製程及4GHz Arm 核心的支援下，打造的高效能運算系統單晶片(SoC)關鍵技術。

台積電跟ARM合作的小晶片系統，建置在CoWoS中介層上，由兩個7納米生產的小晶片組成，每一小晶片包含四個Arm Cortex- A72 處理器及一個晶片內建跨核心網狀互連匯流排，小晶片內互連的功耗效益達0.56pJ/bit、頻寬密度為1.6Tb/s/mm2、0.3 伏LIPINCON 介面速度達8GT/s，且頻寬速率為320GB/s。

樂高堆疊，小裸晶片組成系統單晶片

Chiplet近年成為半導體界爆紅關鍵字，傳統系統單晶片做法是每一個元件放在單一裸晶上，造成功能越多，矽晶片尺寸越大。

Chiplet的做法是將大尺寸的多核心設計分散到個別微小裸晶片，比方處理器、類比元件、儲存器等，再用立體堆疊的方式，以封裝技術做成一顆晶片，類似樂高積木概念。

這樣一來，廠商有更好的靈活性，生產良率提高，且成本降低。

只是，小晶片系統中的各小晶片必須能夠透過密集、高速、高頻寬的連結，才能確保最佳的效能水準，因此台積電開發的LIPINCONTM技術，讓小晶片間資料傳輸速率達8Gb/s/pin，並且擁有優異的功耗效益。

Chiplet封裝，聯發科、AMD也採用

不只ARM宣布使用台積電Chiplet小晶片系統技術，聯發科也在9月台積電技術論壇宣布，已採用台積電Chiplet技術量產資料中心用途高效能ASIC晶片。

AMD更是今年跟台積電合作7納米先進位程量產EPYC伺服器處理器，看好以Chiplet小晶片系統級封裝、創新晶片架構、異質整合達到摩爾定律所預期的半導體效能提升效果。

AMD執行長蘇姿豐坦言，摩爾定律仍然有效，但推進的速度趨緩。

過去半導體業靠先進位程微縮，讓晶片體積不變，但電晶體密度倍數提升，如今發展逐漸面臨瓶頸，必須靠Chiplet封裝、異質整合等技術協助智能微縮下，效能還能提升。

中美角力新戰場，忙於建立I/O標準

小晶片系統效能關鍵在微小晶片之間的溝通介面傳輸效率及功耗，不僅台積電積極發展Chiplet技術，美國國防高等研究計劃署(DARPA)也推動電子產業振興計劃(ERI)，希望主導小晶片系統的I/O標準。

中國半導體業者也積極期望在物聯網產業應用上，利用小晶片系統加快傳輸效率，並建立自有I/O標準，突然，Chiplet已成為中美角力新戰場。

台經院研究員劉佩真表示，微縮製程就是利用縮小晶片的特徵尺寸，將晶片體積越縮越小、但功能越放越多；但在晶片微縮成本越來越高下，可以透過異質整合如2.5D/ 3D、fan-out（扇出）和系統級封裝來完成。

目前小晶片的目標應用場域包括雲端、邊緣運算、軍事和航空領域等。