你真的知道晶片製造有多難麼？

來源：內容來自知乎，作者Owen Chen ，謝謝。

隨著製程的進一步縮小，晶片製造的難度確實已經快接近理論極限了。

首先簡單介紹一下當前晶片先進位程的發展現狀，下圖是近些年晶片製程的發展圖，Intel 曾一度處於業內領頭羊地位，引領半導體先進位程的發展，但是從14nm 到10nm 製程時遇到了很多麻煩，一度處於難產狀態。

Intel在10nm 量產後又遲遲難以進一步推進，目前7nm 量產還沒有一個確定的日期, 雖然Intel 的10nm工藝有著比競爭對手更高的電晶體密度。

半導體製程發展

我們再來看看競爭對手，目前擁有最先進位程的廠商無疑非台積電 （tsmc）莫屬，台積電在2018年最早實現了7nm 製程的突破並量產， 而5nm 製程工藝也已指日可待，預計在2020年實現量產。

台積電製程規劃

緊隨其後的是三星，在台積電之後也成功實現了7nm 製程的量產，所不同的是，三星提前使用了EUV光刻技術來進行7nm 工藝，而台積電則把EUV留到了5nm 以後的製程。

但是，相對而言，三星的7nm 工藝不如台積電的7nm 工藝，台積電也因此在7nm 製程工藝上斬獲了大量的訂單。

三星製程規劃

而曾今從AMD分離的半導體大廠格羅方德則乾脆直接放棄了7nm工藝的研發，表示玩不起了。

另外就算有再強的研發實力和經濟實力，也不表示這個遊戲可以一直玩下去，詳細內容可以參考以下話題，目前的製程工藝已經在逼近理論極限。

我們再回到這個問題本身上來，半導體製造的難度最主要是製程的實現，半導體廠商之間的競爭也體現在先進位程的突破上。

以下將從製程和其他幾個方面作簡單介紹：

先進位程

半導體工藝製程的實現需要很多的工藝相互配合，主要的有光刻工藝，蝕刻工藝，金屬工藝，化學氣相沉積工藝，離子注入工藝等。

由於晶片的製造過程中所有的圖形都是有光刻工藝決定的，而其他工藝只是在光刻工藝製作出的模板上進一步加工，因此直接決定製程的就是光刻工藝。

光刻工藝的精度又是由光刻機的光學解析度決定：

ASML設備發展

頂尖光刻機鄰域荷蘭ASML公司一家獨大，每一次製程的進步和新型光刻機的推出都是密不可分的。

最新的7nm 製程工藝的量產就得益於 ASML EUV 光刻機的成功研製，實際上由於大功率EUV光源實現困難，EUV光刻機只到2018年才正式進入量產, 而不是上圖計劃中的2010年左右。

ASML EUV

光刻機除了對解析度的要求以外，對於對準(Overlay)有更高的要求，比如上圖中最新的EUV 光刻機對準的誤差是1.4nm, 並且達到這一水平還需要在高速狀態下實現，有一個說法是：

「相當於兩架大飛機從起飛到降落，始終齊頭並進。

一架飛機上伸出一把刀，在另一架飛機的米粒上刻字，不能刻壞了。

」

實際上這個說法並不誇張，只有在這種精度級別上才能實現目前所需的製程。

當然，光刻工藝精度的提高，對其他蝕刻等工藝也會提出更高的要求，只有所有的工藝都能夠完美的配合時，才能實現新一代製程的導入。

工藝流程

半導體工藝類型只有我上面提到的不到10個（光刻，蝕刻，化學氣相沉積等），但是實際上由於晶片的製備是一層一層的加工製造，並且製程越先進，電晶體密度越大，相應的所需要的層數也越多，因此需要各種類型的工藝反覆的進行加工。

晶片從晶圓開始加工到結束可能需要300道以上的工序，而任何一道工序稍有失誤就可能導致大量的晶片報廢。

並且很多工藝都是沒有挽救餘地的，中間只要有一個工藝發生偏差就只能報廢處理，還有很多時候很小的偏差只有等到晶片製造完成進行電性能測試的時候才能發現，這樣造成的損失就更加龐大。

晶片剖面圖

因此在整個工藝流程中，設備的狀態，工藝參數，材料的供應，環境因素等等都可能導致嚴重的後果，例如台積電最近的兩次事故，對於台積電這種具有豐富經驗的先進位程半導體廠商都難以預防，那些新建立的晶片製造廠商可能交學費都要交到破產了。

生產運營

建立一條先進位程晶片產線需要大量的資金投入，而維持一條先進位程產線本身也需要大量的資金投入，因此需要保證產線儘可能滿負荷運營才能實現有競爭力的盈利。

所以需要保證有充足的訂單，要想拿到訂單又需要有領先的製程技術，領先的製程技術又需要大量的研發經費, 很多半導體廠商玩不起就玩不下去了。

生產運營包含提高良品率，提高生產效率，節約成本，事故預防等等，所以晶片製造不只是製造出來就可以，還需要以儘可能低的成本製造出來。

*免責聲明：本文由作者原創。

文章內容系作者個人觀點，半導體行業觀察轉載僅為了傳達一種不同的觀點，不代表半導體行業觀察對該觀點讚同或支持，如果有任何異議，歡迎聯繫半導體行業觀察。

（轉自：半導體行業觀察）侵刪