台積電、IBM等介紹7nm製造工藝

在「IEDM 2016」舉辦第一天，有兩個研發小組就7nm FinFET發表了演講。

一個是台積電TSMC（演講序號：2.6），另一個是IBM、GLOBALFOUNDRIES和三星電子的研發小組（演講序號：2.7）。

由於這兩個是本屆IEDM的亮點內容，在同時進行的多個分會中利用了最大的演講會場。

眾多聽眾擠滿了會場，盛況空前。

台積電在演講最開始介紹了7nm FinFET的優點。

與16nm FinFET相比，裸片尺寸可縮小至43％。

包含布線在內的柵極密度可提高至約3.3倍，而且速度能提高35～40％，或者削減65％以上的耗電量。

接下來介紹了採用7nm FinFET試製的256Mbit的6T-SRAM。

一個SRAM單元的面積為0.027μm2，利用193nm浸入式光刻形成圖案製作而成。

寫入和讀入所需的電壓為0.5V。

還介紹了閾值電壓偏差，強調能控制在200mV以內。

另外還宣布，試製了包含CPU、GPU和SoC的測試晶片並評估了性能。

台積電在演講的最後介紹說，已經開始討論基於EUV的7nm FinFET工藝。

利用EUV試製了256Mbit的SRAM晶片，與利用193nm浸入式光刻試製的256Mbit SRAM晶片比較了成品率，均在50％左右。

IBM等試製CMOS電晶體

IBM等介紹了採用EUV的7nm FinFET工藝。

7nm FinFET工藝的目標是，與10nm FinFET工藝相比將邏輯電路和SRAM的面積削減約一半，將性能提高35～40％。

通過從10nm FinFET過渡到7nm，Fin間距可從42nm縮至27nm，CPP(Contacted Poly Pitch)可從64nm縮至44nm/48nm，Mx間距可從48nm縮至36nm。

Fin運用了自對準四重圖案成型技術，柵極運用了自對準雙重圖案成型技術，Mx（MOL和BEOL）運用了EUV工藝。

試製的CMOS電晶體形成了矽的n型MOS和鍺化矽p型MOS。

基板利用在矽基板上依次層疊Strain-Relaxed Buffer（SRB）和Super-Steep Retrograde Well（SSRW）的產品。

通過在矽的n型MOS上導入拉伸應變，在鍺化矽的p型MOS上導入壓縮應變，與以往的平面HKMG（High-K/Metal Gate）工藝相比，驅動電流值分別提高了11％和20％。

（記者：根津禎）

分會2的會場。

照片中是發表其他演講的情形 （點擊放大）

TSMC的7nm SRAM晶片布線層截面（圖：IEDM） （點擊放大）

試製的SRAM的Shmoo圖（圖：IEDM） （點擊放大）

閾值電壓偏差（圖：IEDM） （點擊放大）

IBM等試製的7nm CMOS電晶體的截面（圖：IEDM） （點擊放大）

來源：技術在線