新的TII技術有望實現9nm工藝

美國伯克利研究人員日前發表了傾斜離子注入(tilted ion implantation，TII)工藝，據稱該技術能夠降低製造領先晶片的成本，短研發時間，同時具有比當今最先進工藝更小的特徵尺寸，比如它可生成小至9nm的特徵尺寸。

今年來，由於晶片製造成本和複雜性的快速增長延緩了摩爾定律的進展，該實驗室的工作顯示利用他們的技術有望降低晶片的製造成本和複雜性。

不過，目前還不清楚晶片製造商是否會採用這種技術。

「我們使用氬離子選擇性地損壞二氧化矽層的某些部分，」在最新一期的《IEEE電子器件處理(IEEE Transactions on Electron Devices)》上發表了論文的第一作者Peng Zheng說。

「它是自對準的、按照預存的掩膜特徵傾斜，所以它沒有現有LELE 方法的問題，其中對不準是個致命傷。

」

他說，這種方法可將目前在16納米及更精微工藝節點廣泛使用的自對準雙圖案(SADP)技術的成本降低50％，同時將吞吐量提高達35％。

「與需要多層沉積和清潔工藝的SADP相比，注入工藝非常便宜，」他說，同時提到，SADP還需要能夠承受150℃處理的相對昂貴的材料。

文中提及的9nm特徵尺寸意味著TII可用於生成18至20nm的間距。

相比之下，台積電在最近的國際電子器件會議(IEDM)的論文中稱，目前，其7nm工藝、M0層的最小間距為40nm。

伯克利實驗室早在2015年時，就向兩家論文資助商Applied Materials(應用材料)和Lam Research介紹了這種技術，而且在在去年的光刻會議上展示了原型結果。

圖1：TII方法可生成小至9nm的特徵尺寸。

探索批量應用之路

圖2：TII方法。

(a)沉積薄氧化物和硬掩模(HM)層，並使用光刻在HM上印刷特徵。

然後，(b)以相反的角度注入氬離子。

蝕刻掉氧化物層的損壞部分，並去除HM(c，d)。

去除氧化物(e，f)後，再以圖案化的氧化物層作為HM，對其下的IC層進行圖案化。

鑒於TII使用「相當標準的CMOS工藝...我相當確信一些晶圓廠已經對其進行了嘗試，因為相對於SADP，這很容易。

但直到他們將其用於大批量生產前，他們會守口如瓶，因為這個行業競爭激烈，」他說。

不過，任何該技術的採用者都必須獲得伯克利技術轉讓辦公室的授權，目前他們也正在申請專利，他接著說。

作為後續工作，研究人員正在探索如何使用該技術圖案化微孔(pattern tiny holes)。

他們還探索如何使用它來幫助放鬆當前在16nm及更精微工藝節點使用SADP所需的嚴苛設計規則。

此外，他們繼續試驗新材料。

該論文有兩個值得注意的合作作者——Laxard Rubin，Axcelis的首席器件科學家和Tsu-Jae King Liu，Berkeley的校長助理(vice provost)和FinFET與SADP的共同發明者。

而第一作者Peng Zheng，最近獲得了伯克利的博士學位，併入職英特爾從事高級工藝研發。

「這絕對是令人印象深刻的工作，」市場觀察機構VLSI Research的執行長G.Dan Hutcheson說。

但Hutcheson也指出了幾個可能阻礙採用該技術的業務問題。

Hutcheson說，「成本的降低，雖然理論上印象深刻，但不足以讓公司『用新棄舊』——只需看看SOI的情況就清楚了。

」他提到了絕緣體上矽(SOI)所走過的漫長的市場化之路。

此外，「有許多懸而未決的風險問題，如良率和對底層的損傷，」他表示，並補充說，晶片製造商「在涉及植入時，通常很保守。

」

本文授權編譯自EE Times，版權所有，謝絕轉載

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