納米片電晶體是摩爾定律的下一步，也許是最後一步

來源：雲頭條

作者：Peide Ye是普渡大學的Richard J.和Mary Jo Schwartz電氣與計算機工程教授，Thomas Ernst是法國格勒諾布爾CEA-Leti的科學主任，Mukesh V. Khare是IBM研究中心的半導體和AI硬體副總裁。

納米片器件計劃最快在2021年用於3納米節點。

即將出現的新形狀：納米片場效應電晶體使電流流經多疊層矽片，這些矽片完全被電晶體柵極所環繞。

這種設計減少了電流泄漏的途徑，並增加了器件所能傳輸的電流量。

現代微處理器是世界上最複雜的系統之一，不過其核心卻是很簡單、我們認為很精巧的裝置：電晶體。

如今一塊微處理器裡面就有數十億個電晶體，它們幾乎一模一樣。

因此，想使微處理器及其驅動的計算機更順暢地工作，提高這些電晶體的性能和密度是最簡單直觀的方法。

這就是摩爾定律的前提，儘管現在摩爾定律幾乎走到盡頭。

眾所周知，為微處理器製造尺寸更小性能更好的電晶體變得越來越難，更不用說成本高昂了。

只有英特爾、三星和台積電才有實力專注於器件小型化的這個前沿。

它們都在製造相當於所謂的7納米節點的集成電路。

這個名稱是摩爾定律早期時代的遺蹟，不再具有明確的實際意義，不過體現了集成電路上元件和器件小型化的程度。

目前，7納米最先進，但三星和台積電在4月宣布它們開始轉向下一個節點：5納米。

三星還發布了另外幾個消息：它認定業界近十年來一直使用的那種電晶體已走到頭了。

針對下一個節點3納米（應該會在2020年前後開始限量生產），它正在開發一種全新的設計。

這種電晶體設計名稱不一：環繞柵極（gate-all-around）、多橋溝道和納米束，但在研究界我們一直稱之為納米片（nanosheet）。

名稱不是很重要。

重要的是，這種設計不只是邏輯晶片的下一代電晶體，它可能是最後一代電晶體。

萬變不離其宗，這個宗就是納米片。

雖然形狀和材料已發生了變化，但金屬氧化物半導體場效應電晶體即MOSFET（微處理器中使用的那種電晶體）自1959年發明以來包含同樣的基本結構：柵疊層、溝道區、源電極和漏電極。

就器件的原始形狀而言，源極、漏極和溝道基本上是摻雜其他元素的原子的矽片區，以生成擁有大量移動負電荷的區域（n型），或生成擁有大量移動正電荷的區域（p型）。

作為當今計算機晶片基礎的CMOS技術同時需要這兩種類型的電晶體。

MOSFET的柵疊層位於溝道區正上方。

今天，柵疊層採用金屬（用於柵極）材質製成，在介電材料層的上面。

這種組合旨在將電場投射到電晶體溝道區，同時防止電荷泄漏。

向柵極（相對源極）施加足夠大的電壓可在介電材料和矽之間的接口附近形成一層移動電荷。

一旦這層完全連接源極到漏極，電流就可以流過。

將柵極電壓降到接近零應該會促使這條導電通路關閉。

當然，為了使電流從源極流到漏極，首先需要有電壓。

由於電晶體結構做得越來越小，這個電壓的影響最終導致電晶體形狀出現有史以來最大的變化。

那是由於源極-漏極電壓會在電極之間形成自己的導電區。

由於溝道區隨著每一代新的新電晶體而變得越來越短，漏極電壓的影響變得越來越大。

電荷會泄漏，匯聚在柵極附近的區域下方。

結果是電晶體從未完全關閉，白白耗電、生成熱量。

為了阻止電荷隨意流動，溝道區就要做得更薄，限制電荷從這條通道流過，而柵極需要從更多的面環繞溝道。

因此，今天的電晶體FinFET誕生了。

在這種設計中，溝道區實際上向一面傾斜，在源極和漏極之間形成一條薄薄的矽鰭，提供一條更寬的通道，以便電流流過。

然後柵極和介電材料覆蓋在這條鰭上，三面而不是一面環繞它。

FET的演變

自1959年問世以來，場效應電晶體主要做入到矽平面中。

但為了更好地控制電流泄漏，它採用了突出鰭的形狀，現在變成了堆疊片。

毫無疑問，FinFET取得了巨大成功。

雖然FinFET是十多年前發明的，但它在2011年才首次由英特爾推向市場（22納米節點），後來三星、台積電及其他廠商紛紛跟進。

從那以後，FinFET一直是摩爾定律在最後這些階段中最先進矽邏輯的主力。

但所有好戲都有終了的那一天。

就3納米節點而言，FinFET勝任不了任務。

十多年前我們三人就看到這個問題以某種形式出現，其他人也是如此。

儘管FinFET很出色，但也有問題。

首先，它帶來了設計上的限制，而老式的「平面」電晶體不存在這個因素。

想了解這個問題，你就得明白電晶體在速度、功耗、製造複雜性和成本之間始終存在取捨。

而這種取捨與溝道寬度（器件設計界稱為Weff）有很大的關係。

溝道更寬意味著可以傳輸更多的電流，更快地開關電晶體。

但它也需要一種更複雜、更昂貴的製造工藝。

在平面電晶體中，只需調整溝道的尺寸就可以進行這番取捨。

但是鰭沒有那麼大的靈活性。

連接電晶體形成電路的金屬連接器是在電晶體本身上方一層層做成的。

因此，在不干擾連接層的情況下，電晶體鰭在高度方面沒法有很大的變化——這個高度相當於平面設計中的寬度。

今天，晶片設計人員通過製造有多個鰭的單個電晶體來規避這個問題。

FinFET的另一個缺點是其柵極只從三面環繞矩形矽鰭，任由底部那面連接至矽片主體。

這樣一來，電晶體關閉後，會存在電流泄漏問題。

許多研究人員推斷，想最終控制溝道區，柵極需要全面環繞溝道區。

至少自1990年以來，研究人員一直希望這個想法得到合乎邏輯的結論。

那一年，研究人員聲稱開發出柵極完全環繞溝道區的第一個矽器件。

從那時起，一代研究人員致力於研究所謂的環繞珊極器件。

到2003年，力求儘量減少泄漏的研究人員將溝道區變成了一條窄窄的納米線，這條線連接源極和漏極，四面被柵極環繞。

那麼，為什麼環繞珊極納米線沒有成為最新電晶體的基礎呢？同樣與溝道寬度有關。

窄窄的線讓電子基本上沒有逃逸的機會，因而電晶體關閉後可以讓它保持處於關閉狀態。

但是電晶體打開後，它也讓電子基本上沒有流動的空間，因而限制了電流、減慢了開關速度。

通過將納米線彼此堆疊起來，可以獲得更大的Weff，因而讓更多電流通過。

三星的工程師在2004年展示了這種配置，名為多橋溝道FET。

但它有幾個局限。

比如說，與FinFET的鰭一樣，疊層無法堆得很高，或者它會干擾連接層。

另一方面，每條額外的納米線會增加器件的電容，因而減慢電晶體的開關速度。

最後，由於製造很窄的納米線頗為複雜，最後常常邊緣粗糙。

這種表面粗糙會妨礙電荷的速度。

2006年，法國原子能委員會電子與信息技術實驗室（CEA-Leti）的工程師與我們中的一人（Ernst）共同演示了一個更好的主意。

他們使用一堆薄薄的矽片，而不是使用一堆納米線來連接源極和漏極。

其想法是，在較小的電晶體中增加溝道寬度，同時對泄漏電流嚴加控制，因而提供性能更好、功耗更低的器件。

這一招奏效了：在我們另一個人（Khare）的指導下，IBM研究中心在2017年完善了這個概念，表明由堆疊納米片製成的電晶體實際上提供比占用同樣晶片面積的FinFET更大的Weff。

但納米片設計帶來了一個額外的好處：它又有了改用FinFET後喪失的靈活性。

納米片可以做寬以增加電流，也可以做窄以限制功耗。

IBM研究中心已做出了堆疊三層的納米片，尺寸從8納米到50納米不等。

如何製造納米片？

製造納米片需要犧牲層（sacrificial layer）、選擇性化學蝕刻劑和原子精度的先進沉積技術。

你如何製造納米片電晶體？考慮到大多數半導體製造工藝從矽片頂部直接切下來或從暴露的表面直接填充，這似乎是艱巨的任務。

納米片需要去除其他材料層之間的材料，並用金屬和介電材料填充間隙。

關鍵在於製造所謂的超晶格（superlattice），這是一種由兩種材料組成的周期性的層狀晶體。

這裡是矽和矽鍺兩種材料。

研究人員做出了有19層的超晶格，但涉及的機械應力和電容問題使得使用這許多層是不明智的做法。

在適當數量的層生長後，我們使用一種選擇性蝕刻矽鍺但對矽不做任何處理的化學物，只留下矽納米片作為連接源極和漏極的橋而懸掛。

這實際上不是什麼新想法；20年前，法國電信和意法半導體的工程師們就在實驗性的「silicon-on-nothing」電晶體中採用了該想法，這種電晶體試圖在電晶體溝道區下面埋一層空氣以限制短溝道效應。

一旦你做出了矽納米片溝道區，就需要填充間隙，先用介電材料環繞溝道，然後用金屬環繞，從而形成柵疊層。

這兩個步驟都通過一種名為原子層沉積的工藝來完成，該工藝僅在十多年前引入到半導體製造中。

在該工藝中，氣態化學物吸附到晶片的暴露表面（甚至納米片的底面），以形成單層。

然後加入第二種化學物，與第一種化學物反應後，留下所需材料的原子級層，比如介電二氧化鉿。

這個工藝非常精確，沉積材料的厚度可以控制到單個原子層面。

納米片設計令人震驚的方面之一是，它有望大大延長摩爾定律的壽命，實際上比溝通中使用矽還要長久。

在很大程度上，唯一成問題的是熱量。

電晶體密度仍在隨每個技術節點而增加。

但是十年來，集成電路能合理消除的熱量（功率密度）十年來卻一直停留在每平方厘米約100瓦。

晶片製造商竭盡全力避免超過這一基本限制。

為了降低熱量，時鐘頻率不超過4GHz。

處理器行業還改用多核設計，正確地推斷出幾個較慢的處理器核心可以完成與一個快速處理器核心相同的工作量，而生成的熱量較少。

如果我們真希望能夠再次提高時鐘速度，就需要能效比矽本身更高的電晶體。

一種可能的解決方案是為溝道區添加新材料，比如鍺或由元素周期表中III列和V列的元素組成的半導體，比如砷化鎵。

電子在這些半導體中的移動速度可以快10倍以上，讓用這些材料製成的電晶體可以加快開關速度。

更重要的是，由於電子移動得更快，可以在更低的電壓下操作器件，因而提高能效、減少熱量產生。

納米片森林：堆疊納米片還表明化合物半導體（比如上面的砷鎵銦）和鍺等矽替代材料大有前景。

2012年，受納米線電晶體和超晶格結構方面早期研究的啟發，我們中一人（Ye）使用砷鎵銦（一種III-V半導體）做出了幾個三塊納米片器件。

結果好於預期。

該納米片電晶體允許每微米溝道寬度可以流經9000微安的電流。

這比目前最好的平面砷鎵銦MOSFET好大約三倍。

如果進一步改善製造工藝，器件性能仍遠高於這種電晶體所能提供的最高性能。

通過堆疊更多納米片，我們可以將性能提高10倍或更多。

（加利福尼亞州馬里布的HRL實驗室的研究人員現正在開發數十塊納米片的疊層，以研製氮化鎵功率器件。

）這就是為什麼我們認為這個策略對於未來高速節能的集成電路而言至關重要。

而砷鎵銦不是未來納米片電晶體的唯一選擇。

研究人員還在研究電荷流動速度快的其他半導體，比如鍺、砷化銦和銻化鎵。

比如說，新加坡國立大學的研究人員最近結合使用由砷化銦製成的n型電晶體和由銻化鎵製成的p型電晶體，做出了標準的CMOS集成電路。

但是一種可能更簡單的解決方案是使用摻雜鍺，因為電子和流經的正電荷（空穴）的速度都非常快。

然而，鍺仍存在製造工藝和可靠性方面的一些問題。

因此業界可能先分兩步走，採用矽鍺作為溝道材料。

總之，堆疊納米片似乎是製造未來電晶體的最佳方法。

晶片製造商已經對該技術充滿了信心，將它列入不遠將來的路線圖上。

另輔以電荷流動速度快的半導體材料，納米片電晶體有望將我們帶到現在誰也預見不到的未來。