CMOS、SOI和FinFET技術史

來源 | Einfochips

1958年，第一個集成電路觸發器是在德州儀器由兩個電晶體構建而成。

而今天的晶片包含超過10億個電晶體，這種增長的規模來自於電晶體的不斷縮小以及矽製造工藝的改進。

歷史

真空管的發明是電子工業發展的重要動力。

但是，在第二次世界大戰之後，由於需要大量的分立元件，設備的複雜性和功耗顯著增加，而設備的性能卻不斷下降，其中一個例子是波音B-29，在戰爭期間將由300~1000個真空管組成。

每個附加組件會降低系統可靠性並增加故障排除時間。

1947年出現了一個重大突破，它來自於貝爾實驗室的John Baden，William Shockley和Watter Brattain，他們揭幕了鍺電晶體的第一個功能點。

1950年，Shockley開發了第一個雙極結電晶體（BJT）。

與真空管相比，電晶體更可靠，功效高，尺寸更小。

電晶體是可以被看作電控開關的3端子器件。

其中一個終端充當控制終端。

理想情況下，如果將電流施加到控制端，則該裝置將充當兩個端子之間的閉合開關，否則其作為開路開關。

1958年，德州儀器的傑克·基爾比（Jack Kilby）建立了第一個集成電路，由兩個雙極電晶體組成，該電晶體連接在單片矽片上，從而啟動了「矽時代」。

早期IC使用雙極結電晶體。

由於有更多的靜態功耗，BJT的這一缺點是個問題。

這意味著即使在電路沒有切換的情況下也會產生電流。

這限制了可以集成到單個矽晶片中的電晶體的最大數量。

在1963年，飛兆半導體的Frank Wanlass和CTSah公布了第一個邏輯門，其中n溝道和p溝道電晶體用於互補對稱電路配置。

這就是今天所謂的CMOS。

它吸收了幾乎零靜態功耗。

早期IC使用NMOS技術，因為與CMOS技術相比，NMOS工藝相當簡單，成本更低，並且可以將更多的器件封裝到單個晶片中。

英特爾在1971年發布了首款採用該工藝的微處理器。

關於NMOS與CMOS電晶體的靜態功耗，在1980年代成為一個嚴重的問題，因為數千個電晶體集成到單個晶片中，由於低功耗，可靠的性能和高速度的特點，CMOS技術很快就替代了幾乎所有數字應用的NMOS和雙極技術。

在接下來的幾年中，CMOS擴展和處理技術的改進使得電路速度不斷提高，以及晶片的封裝密度和基於微電子產品的性能與成本比的進一步改進。

在這裡，我們會討論Bulk-Si CMOS技術，以及相關的解決方案。

我們還討論電晶體材料的物理尺寸限制，以及高級技術節點中使用的新材料。

如今，由於32nm技術節點之下遇到的各種限制，業界正在計劃從電晶體技術的使用轉向新的器件結構：SOI和FinFET替代了平面bulk體矽電晶體。

MOSFET器件概述

在這裡，我們首先討論CMOS的核心單元，即MOSFET或簡單MOS的基本結構、操作和重要的術語。

第一個成功的MOS電晶體使用柵極材料的金屬，用於絕緣體的SiO2和用於襯底的半導體。

因此，該器件被命名為MOS電晶體。

場效應電晶體（FET）的柵極通過電晶體導通和關斷，其中電場通過柵極氧化物。

　　1、MOS結構

根據傳導通道的類型，MOS主要分為兩種結構：n溝道和p溝道MOS。

在這裡，我們將僅概述NMOS電晶體，因為兩個電晶體本質上是互補的。

MOS電晶體是具有漏極、源極、柵極和襯底的4端子器件。

圖1顯示了NMOS的3維結構。

NMOS電晶體形成在p型矽襯底（也稱為本體）上。

在器件的頂部中心部分，形成一個低電阻率的電極，它通過一個絕緣體與本體分開。

通常，使用n型或p型重摻雜的多矽作為柵極材料。

這裡，使用二氧化矽（SiO 2或簡單的氧化物）作為絕緣體。

通過將供體雜質植入基板的兩側，形成源極和漏極。

在圖1中，這些區域由n +表示，表示供體雜質的重摻雜。

這種重摻雜導致這些區域的低電阻率。

如果兩個n +區被偏置在不同的電位，則處於較低電位的n +區將作為源，而另一個將作為漏極。

因此，漏極和源極端子可以根據施加到它們的電位進行互換。

源極和漏極之間的區域稱為具有寬度-W和長度-L的溝道，其在決定MOS電晶體的特性中起重要作用。

圖1. NMOS電晶體的結構

　　2、為什麼選擇多晶矽作為柵極材料？

在半導體工業的早期，金屬鋁通常被用作MOS的首選柵極材料。

但是後來，多晶矽被選為柵極材料。

這主要出於兩方面的考慮，如下所述。

早期的MOS製造過程始於源和漏區域的定義和摻雜。

然後，使用限定稍後形成鋁金屬柵極的柵極氧化物區域的柵極掩模。

這種製造工藝的主要缺點之一是：如果柵極掩模未對準，則其產生寄生重疊輸入電容C gd和C gs，如圖-2（a）所示。

電容C gd因為反饋電容而更為有害。

作為銑刀電容的結果，電晶體的切換速度降低。

柵極掩模的未對準的一個解決方案是所謂的「自對準柵極工藝」。

該過程開始於柵極區域的產生，隨後使用離子注入產生漏極和源極區域。

柵極下的薄柵極氧化物用作掩模，用於防止在柵極區（通道）下進一步摻雜的摻雜工藝。

因此，該過程使得柵極相對於源極和漏極自對準。

其結果是，源和漏極不延伸到柵極下。

從而減少C gd和C gs，如圖2（b）所示。

圖2.（a）Cgd - Cgs寄生間接反應，（b）由於自對準過程而減少Cgd和Cgs

漏極和源極的摻雜過程需要非常高的溫度退火方法（> 8000 * C）。

如果使用鋁作為柵極材料，它將在如此高的溫度下熔化。

這是因為Al的熔點約為660℃。

但是，如果使用多晶矽作為柵極材料，則其不會熔化。

因此，可以利用多晶矽柵極進行自對準工藝。

雖然在Al柵極下，這是不可能的，這導致高C gd和C gs。

未摻雜的多晶矽具有非常高的電阻率，約為10 8歐姆/厘米。

因此，以減少其電阻的方式摻雜多晶矽。

選擇多晶矽的另一個原因是MOS電晶體的閾值電壓與柵極和溝道之間的功函數差異相關。

此前，當工作電壓在3-5伏範圍內時，使用金屬柵極。

但是，隨著電晶體的縮小，這確保了器件的工作電壓也降低了。

具有這種高閾值電壓的電晶體在這種條件下變得不可操作。

使用金屬作為柵極材料導致與多晶矽相比高的閾值電壓，因為多晶矽將具有與體Si溝道相同或相似的組成。

此外，由於多晶矽是半導體，因此其功函數可以通過調整摻雜水平進行調製。

　　3、MOS工作原理

對於MOS電晶體，柵極電壓確定漏極和源極之間的電流是否發生。

當向NMOS的柵極施加足夠正的V gs電壓時，如圖3所示，在柵極上放置正電荷。

這些正電荷將排斥p型襯底的少數載流子，即從襯底的空穴，留下產生耗盡區的負電荷受體離子。

如果我們進一步增加Vgs，在某種潛在的水平，甚至會使表面吸引電子。

所以，大量的電子被吸引到表面。

這種情況稱為反轉，因為p型體的表面通常具有大量的孔，但是較新的表面具有大量的電子。

漏極到本體和源極到本體之間保持逆向偏差。

在圖3中，源到本體保持零偏差。

由於漏極對本體的電位比源至本體電位更積極，因此漏極到體內的反向偏壓較大，導致與源極側相比，漏極區下方的耗盡更深。

當施加到漏極到源極之間的正電位時，電子從源極流過導電溝道並被漏極排出。

所以，正電流Id從漏極到源極流動。

圖3.反相區域中的NMOS電晶體

技術演進

對電池供電的可攜式小物件的需求日益增加，包括助聽器、手機、筆記本電腦等應用在內。

這種應用的功耗更低，開發更便宜。

對於這種可攜式設備，功率消耗是重要指標，因為電池提供的功率相當有限。

不幸的是，電池技術不能期望每5年將電池存儲容量提高30％以上。

這不足以應對可攜式設備中增加的功耗。

1965年，戈登·摩爾（Gordon E. Moore）預測，集成電路中的電晶體數量將會每兩年翻一番（廣為人知的摩爾定律）。

通過使電晶體更小，可以在矽晶片上製造更多的電路，因此電路變得更便宜。

通道長度的減小可以實現更快的開關操作，因為電流從漏極流到源極需要更少的時間。

換句話說，較小的電晶體導致較小的電容。

這導致電晶體延遲的減少。

由於動態功率與電容成正比，功耗也降低。

電晶體尺寸的這種減小稱為縮放。

每次電晶體都被縮放，我們說一個新的技術節點被引入。

電晶體的最小通道長度稱為技術節點。

例如，0.18微米，0.13微米，90納米等，每一次微縮，都會伴隨著成本、性能和功耗水平的改善。

　　小尺寸效應

對於長通道器件，通道四邊的「邊緣效應」真的可以忽略不計。

對於長通道器件，電場線垂直於通道的表面。

這些電場由柵極電壓和背柵極電壓控制。

但是，對於短通道器件，漏極和源極結構更靠近通道，特別是當通道中的縱向電場進入畫面時。

縱向電場由漏源電壓控制。

縱向電場平行於電流流動方向。

如果通道長度不大於源極和漏極耗盡寬度的總和，則該器件稱為短溝道器件。

在本節中，我們將討論由於短通道中二維電勢分布和高電場而產生的各種不良影響。

　　1、載波速度飽和度和移動性降級

通道中的電子漂移速度與較低電場值的電場成比例。

這些漂移速度往往會在高電場飽和。

這稱為速度飽和度。

對於短通道器件，縱向電場通常也增加。

在這樣的高電場下，發生影響MOSFET的I-V特性的速度飽和。

對於相同的柵極電壓，MOSFET的飽和模式在較低的漏 - 源電壓值和飽和電流降低的情況下實現。

由於較高的垂直電場，通道的載流子離開氧化物介面。

這導致載流子遷移率的降低和漏極電流的降低。

2、漏極感應障礙降低

另一個短通道效應稱為DIBL，其指的是在較高漏極電壓下閾值電壓的降低。

如果柵極電壓不足以反轉表面（即柵極電壓

但是，對於短通道器件，這種勢壘由V gs和V ds兩者來控制。

如果該漏極電壓增加，則漏極體的耗盡區域的尺寸增大並且在柵極下方延伸。

因此，溝道中的勢壘減小導致載流子（電子）在源極和漏極之間流動，即使在Vgs低於Vt的情況下也是如此。

漏極降低溝道勢壘並降低閾值電壓的概念稱為DIBL。

通道長度的閾值電壓降低稱為V t（roll-off）。

在這種條件下流動的電流稱為亞閾值電流（截止電流）。

即使在飽和模式下，DIBL也會使漏極電流隨著漏極偏置的增加而增加。

3、穿孔

穿透是一個嚴重的障礙降低的情況。

當漏極偏置增加時，漏極周圍的耗盡區可以在兩個耗盡區域合併的同時向著源極延伸。

這種情況稱為穿透。

在這種條件下，柵極電壓失去對漏極電流的控制，漏極電流急劇上升。

穿通效果隨著通道長度的減小而增加。

由於穿透，無法關閉器件，所以器件會失效，如圖4所示。

圖4. 穿透 - 合併兩個耗盡區域

4、熱載體效應

對於較小的幾何器件，電場尤其會在漏極附近增加。

結果，電子（載體）獲得了大量的被稱為熱載體的能量。

其中一些獲得足夠的能量，這導致在漏極附近碰撞電離，從而產生新的電子 - 空穴對，它會產生漏 - 體電流（I db）。

少量的熱電子可以穿過氧化物並通過門收集。

雖然一些熱載體甚至可能損壞氧化物導致器件劣化。

控制短通道效應

我們在上一節中提到，如果通道長度與耗盡區相比較小，則短通道效應變得不可容忍。

這限制了柵極長度可實現的進一步減小。

為了限制這些效應，耗盡區寬度應該隨著通道長度的減小而減小。

這可以通過增加溝道摻雜濃度或增加柵極電容來實現。

柵極電容決定了柵極對通道的控制。

等式1表示可以通過縮小柵極氧化物厚度來增加柵極電容。

具有較薄柵極氧化物的器件具有減小的耗盡寬度，因此改善了SCE特性。

C OX = E OX / T OX（方程-1）

這裡：

C OX：柵極氧化物電容，

E OX：氧化物電場，

TOX：氧化層厚度

對於過去25年的英特爾製程節點來說，為了限制SCE，氧化物已經按比例大致與通道長度成比例。

英特爾技術節點的通道長度和氧化物厚度之間的關係在等式2中給出。

L = 45 XT OX（方程-2）

這裡：

L：通道長度，

TOX：氧化層厚度

　　傳統架構創新

1、移動助推器：應變矽技術

納米尺度電晶體的關鍵縮放問題之一是由較大的垂直電場引起的遷移率劣化。

有許多方法來增強電晶體的性能和移動性。

一種方法是在通道中使用薄鍺膜，因為鍺具有較高的載流子遷移率。

另一種方法是通過在通道中引入機械應變來使用應變矽。

應變矽技術涉及使用各種手段物理地拉伸或壓縮矽晶體，這進而增加載流子（電子/空穴）遷移率並增強電晶體的性能。

例如，當通道被壓縮應力時，可以增加PMOS的空穴遷移率。

為了在矽溝道中產生壓縮應變，通過外延生長將源極和漏極區域填充Si-Ge膜。

Si-Ge通常包含20％的鍺和80％的矽混合物。

Si和Ge原子的數量等於原始的Si原子。

鍺原子大於矽原子。

所以當一個力量被創建時，它會推動通道並提高空穴流動性。

提高半導體的遷移率提高了驅動電流和電晶體速度。

MOS電晶體的應變矽技術在2003年首次用於90nm工藝技術。

在該技術節點中，用於PMOS電晶體的Si-Ge源極漏極結構在通道中引起壓縮應變，將電流提高25％。

雖然通過在電晶體周圍添加高應力Si 3 N 4覆蓋層來引入NMOS應變，但是將電流提高了10％。

2、高K電介質減少漏電

SiO 2電介質的厚度應與其通道長度成正比。

65nm節點需要約2.3nm的有效氧化物厚度（EOT）（實際1.6nm）。

但是，如果氧化物厚度進一步降低到這一點以下，則載流子現象的直接隧穿將占主導地位，柵極泄漏增加到不可接受的極限。

因此，氧化物的厚度限制約為1.6nm，這是通過柵極至溝道隧道泄漏（也稱為量子力學隧道）設置的。

如果我們看等式1，唯一選擇是選擇具有高介電常數（K）的介電材料，以增加氧化物電容。

由於可以使用更厚的電介質層，所以得到高的柵氧化物電容。

較厚的層導致更少的載流子隧道。

SiO 2的介電常數為3.9。

柵極氧化物在2007年實現了突破，鉿（HfO 2）基於高K電介質材料，首先由英特爾在其45nm大容量製造工藝中引入。

鉿材料的介電常數約為25，比SiO 2高6倍。

圖5. a）PMOS：單軸壓縮應變； b）NMOS：單軸拉伸應變

EOT由等式3給出。

等式3意味著6nm厚的HfO 2提供約1nm的EOT。

EOT =（3.9 XT OX）/ K（式-3）

這裡：

EOT：有效氧化物厚度，

Tox：氧化層厚度，

K：材料的介電常數

3、金屬柵極應對多元消耗

在多晶矽和柵極氧化物的介面處形成耗盡區，隨著器件繼續縮小，該多晶矽耗盡變大，並且相當於氧化物厚度的較大部分將限制柵極氧化物電容。

多元消耗的負面影響是由於反型層電荷密度的降低和器件性能的降低。

因此，除了柵極氧化物厚度外，還需要將多晶矽的耗盡層厚度最小化。

此外，由於諸如閾值電壓鎖定和光子散射的影響，多柵極也可能與高K電介質不兼容，這使得難以獲得低閾值電壓並降低通道的遷移率。

消除多餘效應的一個解決方案是使用金屬柵極而不是多晶矽柵極。

金屬柵極不僅消除了多元消耗效應，還能使用高K電介質。

英特爾首先將高K電介質和金屬柵極技術引入了45nm節點。

不同的金屬用於NMOS和PMOS，因為NMOS和PMOS需要不同的功能。

電晶體工藝流程從高K電介質和虛擬多晶矽的沉積開始。

在高溫退火工藝之後，沉積和拋光內層電介質以暴露多晶矽。

然後，去除虛設的多晶矽。

最後，PMOS和NMOS工作功能金屬沉積在柵極溝槽中。

創新結構

對於傳統的MOS結構，隨著溝道長度的縮小，柵極不能完全控制通道，這是不希望看到的。

其影響之一是從漏極到源極引起更多的亞閾值泄漏，這從功耗角度來看不是很好。

在常規MOS中，柵極不能控制遠離其的泄漏路徑。

可以使用允許將電晶體縮放超過常規MOS縮放極限的各種MOS結構來改進。

下面，我們將討論兩種新的MOS結構，即SOI和FinFET。

採用這兩種結構的主要目標是最大限度地提高柵極至溝道的電容，並最大限度地減小漏極間溝道電容。

1、絕緣體上矽（SOI）

傳統MOS結構和SOI MOS結構的主要區別在於：SOI器件具有掩埋氧化層，其將基體與襯底隔離。

如圖7所示，SOI電晶體是一個平面結構。

SOI MOS的製造工藝與起始矽晶片之外的體MOS（傳統MOS）工藝相似。

SOI晶片有三層：1. 矽的薄表面層（形成電晶體）；2.絕緣材料的下層；3.支撐或「處理」矽晶片。

圖6. SOI晶圓

掩埋氧化層的基本思想是減少寄生結電容。

寄生電容越小，電晶體工作越快。

由於BOX層，不存在遠離柵極的泄漏路徑，這會導致更低的功耗。

通常，SOI器件被分類為部分耗盡（PD）SOI和全耗盡（FD）SOI。

與PD-SOI相比，FD-SOI具有非常薄的體結構，因此在運行期間完全耗盡。

FD-SOI也稱為超薄體SOI。

對於PD-SOI，本體為50nm~90nm厚。

而對於FD-SOI來說，本體厚約5nm~20nm。

圖7. SOI FET的結構

SOI器件的優點：

由於氧化物層隔離，漏/源寄生電容減小。

因此，與體CMOS相比，器件的延遲和動態功耗更低。

由於氧化物層，與體CMOS相比，閾值電壓較不依賴於背柵極偏置。

這使得SOI器件更適合於低功率應用。

SOI器件的次閾值特性更好，漏電流較小。

SOI器件沒有閂鎖問題。

SOI器件的缺點：

PD-SOI器件的缺點之一是它們具有歷史效應。

在PD-SOI中，隨著身體變厚，浮體是明顯的。

因此，體電壓取決於器件的先前狀態。

這種浮體電壓可以改變器件的閾值電壓。

這可能導致兩個相同電晶體之間的顯著失配。

SOI器件的另一個問題是自熱。

在SOI器件中，有源薄體在氧化矽上，這是絕熱材料。

在操作期間，有源區域消耗的功率不能輕易消散。

結果，薄體的溫度升高，這降低了器件的遷移率和電流。

FD-SOI的挑戰之一是製造薄體SOI晶片困難。

2、FinFET

前台積電首席技術官和伯克利公司的前任教授胡正明及其團隊於1999年提出了FinFET的概念，並在2000年提出了UTB-SOI（FD SOI）。

這兩種結構的主要結構都是薄體，因此柵極電容更接近整個通道，本體很薄，大約在10nm以下。

所以沒有離柵極很遠的泄漏路徑。

柵極可有效控制泄漏。

他們提出的FinFET的基本結構是由多個通道控制的通道。

雙柵極結構之一如圖8所示。

圖8.雙柵極結構

現代FinFET是三維結構，如圖9所示，也稱為三柵電晶體。

FinFET可以在體矽或SOI晶片上實現。

該FinFET結構由襯底上的矽體薄（垂直）翅片組成。

該通道圍繞通道提供了良好的通道三面控制。

這種結構稱為FinFET，因為它的Si體類似於魚的後鰭。

圖9. Fin-FET結構

在bulk-MOS（平面結構MOS）中，通道是水平的。

在FinFET通道中，它是垂直的。

所以對於FinFET，通道的高度（Fin）決定了器件的寬度。

通道的完美寬度由等式4給出。

通道寬度= 2 X翅片高度+翅片寬度（公式-4）

可以通過增加通道的寬度，即通過增加鰭的高度來增加FinFET的驅動電流。

還可以通過構建如圖10所示的、連接在一起的並聯多個鰭來增加器件驅動電流。

這意味著對於FinFET來說，通道寬度不是任意的，因為它總是鰭片高度的倍數。

因此，器件的有效寬度被量化。

在平面結構中，通過改變通道寬度可以自由選擇器件的驅動強度。

圖10.多鰭FinFET結構

在常規MOS中，摻雜被插入通道中，減少各種SCE並確保高V th。

在FinFET中，柵極結構被纏繞在通道周圍並且主體是薄的，從而提供更好的SCE，因此通道摻雜是可選的。

這意味著FinFET受摻雜劑誘導的變化的影響較小。

低通道摻雜還確保通道內載體的更好的移動性。

因此，性能更高。

在這裡注意到的一點是，FinFET和SOI技術都將Body Thickness作為新的縮放參數。

FinFET技術提供了超過體CMOS的許多優點，例如給定電晶體占空比的更高的驅動電流，更高的速度，更低的泄漏，更低的功耗，無隨機的摻雜劑波動，因此電晶體的移動性和尺寸更好，超過28nm。

　　SOI與FINFET對比

由於SOI技術非常接近平面體矽技術，對Fab無需太多投資。

因此，現有的bulk技術庫可以輕鬆地轉換為SOI庫。

SOI對FinFET的另一個優點是具有良好的背柵極偏置選項。

通過在BOX下面創建後門區域，可以控制V t。

這使其適用於低功率應用。

SOI技術的主要限制是：晶片的成本高於體矽晶片，因為它非常難以控制整個晶圓上的錫矽膜。

SOI推廣的另一個絆腳石是有限數量的SOI晶圓供應商。

英特爾公司稱，SOI晶圓占總工藝成本的10％左右。

與SOI相比，FinFET具有更高的驅動電流。

此外，在FinFET中，應變技術可用於增加載流子遷移率。

FinFET的缺點之一是其複雜的製造工藝。

英特爾公司稱，FinFET製造的成本比體矽增長2-3％。

圖11. SOI和FinFET的優缺點

微電子工業中的SOI-FINFET：

英特爾於2012年在Ivy-Bridge處理器的22nm節點推出了Trigate FET。

提供FinFET技術的其他代工廠是台積電、Global Foundries和三星。

2014年，台積電發布了其首款功能齊全的、基於ARM的16nm FinFET技術的網絡處理器。

意法半導體於2012年在28nm技術上發布了其首款用於移動處理器的FD-SOI晶片。

提供FD-SOI技術的廠商是IBM、Global Foundries和三星。

另外，AMD的部分處理器，PowerPC微處理器和索尼的PlayStation也採用了SOI技術。

下一個是？

FinFET和SOI結構都具有更好的柵極控制和更低的閾值電壓，更少的泄漏。

但是，當我們轉向低於10nm節點的低技術節點時，再次出現漏電問題，這會導致許多其他問題，如閾值平坦化，功率密度增加和散熱。

FinFET結構在熱耗散方面效率較低，因為熱量很容易積聚在翅片上。

這些問題可能導致一類新的設計規則 - Thermal Design，不像其他設計規則，如「可製造性設計」。

隨著這些器件即將到來，eInfochips正在與Academia合作，提供潛在的解決方案，包括修改器件結構，用新材料替換現有的矽材料。

其中，碳納米管（CNT）FET，具有複合半導體的柵極全能納米線FET或FinFET可能在未來的技術節點中被證明是有前景的解決方案。