跟各位解讀下幾份電子工程師招聘啟事

我們一起來說說晶片設計製造什麼的吧?貌似這個行當最領先的技術已經是被米國把持多年。

做設計工具的主流公司cds，snps, mentor，做微機處理器的intel，amd，手機的qc，bc，做可編程器件的xilinx, altera,cypress,lattice，做模擬器件的ns，adi 以及各類電路的頂級公司，幾乎無例外的植根於那個萬惡的美帝。

只有少數分支行業被別人搶去風頭，比如做存儲器的三星已經超越美光，做外包生產的台灣幾個大廠占據了大部分份額，做嵌入處理器的arm是英國公司。

在這些大佬攫取電子行業最大利潤的同時，無數的創投小公司也在不斷湧現，妄圖分享一點。

搞電子行業的畢業生如果學歷夠硬，本事到家，出了校門就踏入這樣企業，不僅起薪會是普通民企工程師的2-3倍，而且能有機會靠內部調動到邪惡的對面生活，讓自己的後代跟各種二代們一起為解放全人類從小開始消耗敵對勢力的資源。

這是許多連護照都不知道是啥的農工父母費勁畢生心血培養的理工科子女能實現的最高目標。

即使運氣沒那麼好，一直在國內一線城市做普通工程師，也能在不奢求房子的前提下過個尚可的生活。

除了美帝的公司，剩下的就是歐日韓的公司了。

歐洲的半導體廠，除了arm，其他的都是在走下坡路的，ST，infineon，nxp都在不斷削減失去競爭力的部門。

分離出來的部門單獨成立的公司，似乎沒有一個過上好日子的。

當然如果有幸碰上這些公司還招聘，進去混混也不錯，至少會有個入職培訓，可以出門看看藍天白雲，鬼佬放假，自己也可以偷偷懶，爽一天是一天，哪天裁員或者關門了，也能撈到不少遣散費。

如果不是美國跟亞洲的工作狂這麼多，他們這些歐洲懶鬼的生活，還是很讓人嚮往的，可惜好日子總會到頭的。

說到半導體，不能不說說每次都被用來宣洩民族情緒的那個鄰居，在pc時代前，美帝在電子行業只是個小跟班，帶頭大哥是隔壁的鬼子，世界上大部分家用電器以及裡邊的組件都是那裡生產的。

半導體產值是全球6成。

所有大的集團，基本都有半導體部門，日立，三菱，松下，三洋，索尼等等的產品線，幾乎覆蓋所有強弱電領域。

現在這些公司雖然也還有幾項絕活，但是對時代變革反應慢了一拍，只能交出老大的位置了。

現在他們想再線當年的風光，恐怕是沒可能了。

鑒於現在那個倒霉國家又被用來當撒氣筒，估計這些公司近期也會更慘澹。

至於在這些公司就職，相比歐美的，可能舒適度跟薪水略差一點，但還算是亞洲公司里最好的，只不過要擔心革命青年來革自己的命，當然也可能下次找人撒氣會找其他倒霉蛋，貌似以前法國也被當過撒氣筒吧，老夫健忘，請指正。

韓國的就一個三星，以前還有個現代是這個行當的，對高麗棒子沒多少了解，只關心他們誰的臉整的邪乎，哈哈

前面講了點電路製造的格局，要把這些東西做出來，還需要設備的支持。

就像現在做汽車的廠家不少，但是能生產焊接機器人的公司沒幾個一樣，國內，包括蔣匪區雖然有些大型晶片製造廠，但是主流生產設備，像是光刻，刻蝕，外延，注入，測試封裝等前後端生產設備，基本被美日荷蘭壟斷。

美國的那個應用材料公司，占據了刻蝕，外延，注入等工序所需設備材料的大部分份額，也是長期的行業老大，做光刻機的三個大廠，兩個是兼做照相機隔壁鬼子，一個是荷蘭的，測試機台也都是鬼子的Teradyne和Advan，當然agilent也有幾個在用。

我對這些設備完全是外行了，但是只要是做過測試程序，到機台上調過晶片批量測試的都會有印象，那裡的機器都按小時收費，一小時的機器費用定的上一個人幾個星期工資了。

測試設備還算是這些東西裡邊的低檔貨，可見其他設備得是個什麼價值了。

這個設備生產可以說是電子行業裡邊唯一的暴利行業了。

不過暴利總有他存在的依據，要倒騰出這種玩意，光靠編幾個代碼，畫幾個連線，擰幾個螺絲是完全沒戲的。

這些東西裡邊匯集了很多物理類基礎科學的新應用，只想著賺錢心浮氣躁的群體是絕無可能搞出這種玩意的。

看看現在大學裡搞應用類專業的都肥的冒油，搞基礎科學的都苦逼挨餓，學這種苦行僧專業的學生要末投靠敵對勢力，要末只能被迫轉行。

就知道在這種需要真正前沿科技的行業里，我們有多大差距。

當然現在國內也有國資性質的廠在研製這些玩意，不過貌似還不能配到高端生產線上吧。

這類公司在中國基本是沒什麼開發中心和製造廠的，這是他們留著勒索我們的老本，這個如果被我們也山寨來了，他們就徹底要退出整個行業了。

當然他們在這裡會招點銷售，技術支持啥的，我沒有什麼熟人有幸混這個行業，有見識的可以來講講。

我只記得上學的時候有個美國公司到學校招大3學生去做培訓生，說培訓2年跟著設備賣回來，唯一要求是托福630分，可惜我們那裡的土包子沒有符合這個要求的。

現在看要是早些年努力一把，也許當個幾千萬美金機器的維修工，應該會比當個什麼晶片工程師混的好些。

下面來講講電路設計公司裡邊各個角色的分工以及可能的職業命運

先講講國內集成電路設計公司里需求最普遍的數字電路工程師了

為了明了，先拿一個招聘啟事來說事。

Senior ASIC Design Engineer

Responsibilities:

Work with a team of hardware and software engineers to define the high-level architecture

Share in definition of micro architecture of next generation ASIC

Own RTL design for portions of the chip, contribute to Design Verification and Synthesis

Active role in Static Timing analysis, floor-planning, IP selection and all aspects of ASIC implementation

System level validation in FPGA environment, device and system bring up and qualification

Qualifications:

10+ years of experience in high-performance design / micro-architecture

10+ years of experience in Verilog RTL development experience in a CPU/SOC and ASIC environment

Must have a strong background in all aspects of ASIC implementation, especially with Synthesis flow, Static Timing Analysis, Floor-planning and I/O ring design

Understanding of L2 Ethernet switching protocols (VLAN, Broadcast/Multicast), PCI Express and Storage protocols are desired

Experience with FPGA implementation flows is a plus

Strong problem solving and debugging skills

Experience with silicon and system bring up

Excellent communication skills

Candidate will likely have an MS EE with 10+ years of experience

可以看到這個是招聘高級工程師的廣告，這裡比較清楚的定義了一般數字電路工程師要做的事情，包括系統層次的軟硬體劃分，模塊定義，IP核選用，HDL代碼編寫，驗證，綜合，時序分析，系統原型驗證等龐雜的事物，當然這是對帶頭大哥的要求，剛進門的小弟，一般都是從其中的一樣開始做起。

招收的初級工程師，一般只要求會些HDL代碼，會幾種總線協議，懂一點算法知識，能把確定了算法功能的模塊用HDL代碼寫出來，做簡單的仿真。

日常工作中，邏輯設計工程師需要打交道最多的，就是HDL文本編輯器跟邏輯仿真器，當然還要寫相關的文檔，需要配合工作最多的人，除了領頭的大哥，就是負責算法設計的人和負責驗證的人。

單純的模塊邏輯設計，可以說是集成電路設計環節中門檻最低的一個，基本上有門級數字電路知識，會寫Verilog，能看懂英語，就可以勞動了。

所以這個隊伍里，會有一些連pn節是啥都不清楚的人做，而且完全能夠勝任。

這個工作干一段時間，基本感覺就是一部翻譯機，把matlab或者C代碼翻成Hdl，然後掛在總線上，想工作上有些突破，無非就是再接觸一些系統層面的或者物理實現以及dft的東西，向前面所說高級工程師發展，或者有人憑著熟練的編碼去轉行做FPGA開發，然後變身應用工程師以及銷售，當然也有極少人變成倒賣EDA工具的販子。

基本來說這個工作需要2-3年就可以完全熟練，之後就是高產操作員了。

一般公司開的職位工資從畢業生到高級工，在6-20k之間。

當然領導級的不在此列。

對於還在夢想進入這個職業的人，可以熟悉一下技能跟工具。

Verilog VHDL編碼

linux基本操作，emacs，gvim編輯器使用

questasim，incisive，vcs仿真器使用

perl，tcl腳本語言

各種總線協議，音視頻通信算法大體了解，ARM/MIPS處理器基本知識

再來看看邏輯綜合工程師的工作，以下是工作描述以及入職要求。

Job Requirements and Qualification

You must have a BSEE or MSEE with at least 5+ years of applicable experience. Demonstrate successful results for multiple ASIC programs, is required. Strong written / verbal communication skills are a must, as you will be working, influencing and collaborating with teams in distributed locations. You will need to be very organized with solid understanding of Synopsys and Cadence design tools and flows.

Minimum Requirements:

SOC level Synthesis / STA.

Experienced with Verilog/VHDL digital design

Hands on experience with constraints development

Hands on experience with Synopsys design compiler and ICC

SoC implementation experience such as full chip level synthesis Pre-P&R timing closure

Hands on experience with Spyglass rule checking, netlist equivalence checking, and gate-level simulations

Experience with various synthesis options to optimize the power of the Design.

Work with Place and Route peers for timing closure

Good Knowledge of Static Timing Analysis and Place and Route.

Familiarity with various interface technologies including MIPI, USB, I2C, GPIO, DDR etc

Familiarity with ASIC design flows for deep sub micron technologies

Familiarity with FPGA design flow is plus

Preferred Requirements:

Familiarity with image processing is a strong plus

Responsibilities

In this role, the candidate will work with designers and understand the complexity of the blocks and interfaces. A candidate will work with the ASIC design team and will participate in the development of netlist generation fromsynthesis. A candidate will also support the design team to do simulations .

Responsibilities include: reading the RTL code. Generating chip level timing constraints. Validating the RTL inputs. Analyzing the power for the design and optimizing for speed/area/power. Understand and drive the pre-synthesis chip-level timing to ensure that synthesis and layout level timing and other specifications can be achieved.

Support chip level verification and physical design timing closure.

這個工作只有一個目的，就是把HDL代碼變成網表，這個對於做FPGA來說大多時候就是按一下就自動生成了，對晶片這事做起來並不像說的這麼輕鬆，首先要清晰了解整個晶片的時鐘復位電源系統，寫出約束文件，把HDL代碼用工具轉換為netlist，並且分析時序報告，比較網表與代碼的邏輯一致性，有些dft插入工作也要在這裡完成。

這個工作除了要求熟悉電路本身的結構外，主要要求對綜合工具有深入了解，並對選用的工藝熟悉。

不同的綜合策略，得出的網表結果跟所費時間是有差異的，許多年來DC一直是首選工具，每出一個新版本，綜合工程師都要看看有什麼新搞法。

這個職位雖然需要寫的代碼沒有邏輯設計驗證那麼多，但是一般的設計都要來回綜合很多次，大晶片每次所費時間又長，等待的也是很讓人痛苦。

這個工作需要打交道最多的人是邏輯設計人員跟物理設計人員。

這個職位相對來說屬於整個數字流程中要求比較高的崗位，除了對工具的熟悉，一般也要求熟練使用腳本語言。

這個崗位基本不會招收剛畢業的學生，大部分是公司內部做邏輯設計的人自學一下然後轉崗專門搞這個，一般國內公司裡邊專業做綜合的人數量很少，所以這些人跳槽的話公司都會加錢留住，當然這些人的責任也是重大的，如果晶片掛了，這些人是沒法再老闆那裡交差的。

這個崗位基本招聘的都是有些資歷的工程師，一般工資都在15k以上。

當然這個職位想轉行就比較難點，一般都是混時間久了變成公司的台柱子之一，或者去賣DC，不過貌似國內做DC使用培訓銷售的就那麼幾個人吧，不同城市的設計服務中心講課的都是那個面孔。

來自21ic

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