莫大康：決戰3納米

沿著摩爾定律，半導體的工藝尺寸縮小仍在持續，突出的矛盾是由於研發與量產的費用高聳，能跟進的廠家數量越來越少，以及未來的每兩年前進一個工藝製程節點，會從每兩年推遲到三年，甚至更長。

從尺寸縮小角度，定律可能尚有十年左右的時間。

莫大康

2020年2月4日

晶片巨頭英特爾的10納米工藝製程一再的「跳票」，表征晶片技術層面追求完美，十分的不易，引起業界的反思。

3納米坎

全球半導體從工藝製程角度，僅剩下三家在比拼，英特爾的路徑可能有些起伏，導致只剩下兩家，分別是台積電與三星，觀察總的趨勢台積電獲得了更大的市場份額，暫時走在前列。

台積電從2018 Q3開始7納米量產，並占季銷售額的10%，估計累積投資達250-300億美元，月產能約為100,000片。

業界統計它的7納米市占率近100%。

台積電的5納米投資250億美元，月產能50,000片，之後再擴充至70,000-80,000片。

在2020年3月開始試產。

同時2020的上半年它的6納米進行風險生產，並將在2020年底進入量產。

據台積電自述，預測2020年它的7納米收入占比能達到30%，及5納米的收入占比達10%。

台積電的3納米計劃，將於2020年開始建廠，2021年完成設備安裝，並於2022年開始試產，及2023年正式量產，3納米工廠的投資為200億美元。

對於3納米工藝技術路徑，目前僅三星公布將採用GAA環柵的納米片(Nanosheet)FET結構，而台積電是密而不宣，估計今年4月時才能公開。

因為從2011年英特爾推出3D finFET結構以來，延伸定律至14納米，10納米，至7納米，一路平穩前行。

而從7納米始工藝路線開始分岐。

三星首先釆用EUV技術進入7納米，試圖扳倒台積電，但是「人算不如天算」，台積電仍堅持採用多次曝光技術先占領市場，它的策略奏效，取得幾乎100%的7納米市場。

進入5納米，台積電也必須釆用EUV技術。

但是市場預測5納米可能與10納米相同是個過渡節點，未來將迅速移向3納米，但是在3納米時現在的finFET架構已不再適用，導致市場開始「百花爭艷」。

三星電子計劃利用EUV工藝，提高在7納米以下的市場份額。

它的3納米級技術計劃首先應用在它的晶圓代工之中。

三星計劃2020年下半年在全球最先實現3納米級晶片的批量生產。

三星電子將在最新的3納米工程中使用新一代的工藝，稱為「環柵架構GAA」。

三星電子的半導體部門表示，基於GAA工藝的3納米晶片面積可以比最近完成開發的5納米產品面積縮小35%以上，耗電量減少50%，處理速度可提高30%左右。

3納米製程是個坎，原因是之前釆用的finFET架構已經不再適用，需要釆用新的架構，統稱為「GAA，環柵」，實際上它有多個選項，包括如Nanosheet，Forksheet及CFET等，因此尚需等樣品產出經過測試後才能作出定論。

這也是為什麼台積電遲遲不願公布它的3納米架構的原因，一切可能尚在權衡之中。

業界預計3納米是個與7納米同樣，長壽命節點，新的架構將影響下一步的2納米，甚至1納米工藝。

IBS的瓊斯說，GAA在一定程度上提供了更佳的性能，與3nm的finFET相比，3nmGAA的閾值電壓更低，潛在的功耗降低了15%到20%。

但性能提升可能低於8%，因為MOL和BEOL是相同的。

納米片FET和finFET的不同之處。

finfet是用有限數量的鰭來量化的，給設計工作帶來了一些限制，而納米片的優點是它可以有不同的寬度。

根據設計師的需要，它們可以更好的來權衡性能和功耗。

IMEC的Horiguchi說，最初納米片有四層左右，典型的納米片寬度為12nm到16nm，厚度為5nm。

台積電副總裁蔡晉(Jin Cai)在最近的IEDM演講中表示：「納米片FET面臨的挑戰是n/p不平衡、bottom sheet effectiveness、間隔層、柵極長度控制和device coverage。

」蔡還講到3nm和以下技術的趨勢，但是蔡沒有表示未來哪一種架構可能占優，也沒有透露台積電的具體計劃。

納米片FET的工藝製程，首先在襯底上形成超晶格結構，然後用外延工藝在襯底上沉積矽鍺（SiGe）和矽的交替層。

每一個堆棧至少由三層SiGe和三層矽組成。

EUV設備

先進工藝製程持續推進，EUV技術起到非常關鍵作用。

EUV設備由荷蘭ASML公司獨家生產，每台設備約為1.5億美元左右。

EUV的光波長為13.5納米，大大小於之前的氟化氬（ArF）雷射波長（193納米），可在不採用多次曝光成像的情況下繪製更加細微的半導體電路。

而且這項技術還能簡化成像工藝流程，因此目前被視為唯一的突破口。

目前EUV技術主要運用在邏輯工藝製程中，台積電、三星及英特爾三家分攤60台訂單。

而對於存儲器製造，據預測，NAND快閃記憶體不需要EUV，它通過提高堆壘層數來解決容量增大，現階段3D NAND已達128層，有希望到200層，或者以上，對於DRAM，據預測在1x，1y及1z之後，將在15納米左右，也要釆用EUV技術。

已有報導三星於2020年底會把EUV技術納入生產線中。

EUV光刻看似是一種工藝技術，然而它的使用涉及產業鏈，不僅工藝製程，尚包括設備，光刻膠，pellicle，無缺陷掩膜，缺陷測量等，因此需要時間上的積累。

到3納米時，EUV技術除了要增大鏡頭的數值孔徑NA，由0.33至0.55之外，同樣也要加入多次曝光工藝。

據最新報導三星在2020年1月15日與ASML簽訂新的訂單，將擴充採購20台EUV光刻機，總計花費33.8億美元。

由於ASML的EUV設備市占率達100%，及每台價格達1.5億美元左右，導致ASML可能超越應用材料公司，而奪得全球半導體設備銷售的第一位。

EUV的應用從7納米導入，經過5納米，到3納米時就需要EUV的DP(兩次圖形曝光技術)，未來可能延伸至2納米及以下，導致EUV的「生命周期」可能不會太長。

現階段EUV技術尚需完善它的產業鏈，主要包括以下方面：

• EUV掩膜

EUV所用的掩膜和193nm浸液式光刻的掩膜完全不同，因為它是反射型光學系統。

EUV的空白掩模由40到50層的矽和鉬交替堆疊在襯底上構成，厚度250到350納米。

然而在疊層上沉積釕基覆蓋層，緊接著再沉積鉭基吸收體。

根據現有的數據，急需提高EUV掩膜的良率，因為傳統的光學掩膜平均良率高達94.8%。

它涉及光刻的成本問題。

• Pellicle薄膜

現在光學掩膜的pellicle薄膜是透明的，但是目前的EUV pellicle薄膜材料要求是不透明的，需要超薄型的薄膜材料去製造透明的EUV薄膜。

目前ASML能提供50納米的多晶矽薄膜作為pellicle，但是性能有待提高。

據傳目前台積電，三星釆用暫時不帶pellicle工作，導致晶片生產線中必須經常的清洗和檢查掩模，十分費時。

• 檢測掩膜的缺陷

掩膜缺陷檢測分為兩類，die to die及die to database。

從光學原理出發，最高解析度在20-16納米範圍。

Lasertec公司最近推出了一種能夠檢測20nm以下掩模缺陷的APMI(光化檢測)系統。

使用光化檢測的優點之一是它的圖像解析度高。

由於波長短得多，光化檢查可提供高解析度和高對比度的圖像。

目前該技術仍有待提高與完善。

所以EUV的掩膜缺陷檢查仍需時間的積累。

• 光源功率

據媒體報導，目前的250W光源應用在7納米甚至5納米時都是沒問題的，然而到了3納米，對光源的功率需求將會增大到500W，到了1納米製程時，光源功率要求可能達到1,000W，是個不易解決的問題

結語

沿著定律工藝尺寸縮小仍在持續，台積電與三星兩家在競爭，2020年5納米開始量產，3納米的研發已取得實質性進展，預計2022及2023年有望實現量產，它的客戶主要是5G +AI及HPC等，包括蘋果，華為，高通，AMD，Xilinx等。

未來工藝尺寸縮小的主要問題可能不是技術因素，經濟上的實用性才是主要阻礙。

定律除了工藝尺寸縮小外，尚有另外兩個重要方向，包括異質集成以及新的架構與材料使用。

可以充分相信在未來的十年中，即便尺寸縮小走到盡頭，半導體業的前景仍是十分光明，因為它能持續地滿足電子工業市場的需求。

莫大康：浙江大學校友，求是緣半導體聯盟顧問。

親歷50年中國半導體產業發展歷程的著名學者、行業評論家。

*免責聲明：本文由作者原創。

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