Dan Clein：VLSI布局布線設計中還有什麼是需要注意的（1）

2020-09-08

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圖1、在晶片設計中Layout工作任務繁瑣

在過去的15年中，我經常旅行，並拜訪了很多客戶以及朋友，我曾多次被邀請與他們的晶片布局團隊交談。

我與Ta們交流的主要目的始終是鼓勵布局布線的自動化。

所以我開創了一個關於市場趨勢，技術趨勢和最新EDA工具改進的演講。

在很多情況下，我也提供了許多從DAC（設計自動化會議，Design Automation Conference）那裡獲得的最新的行業信息，這個會議我已經參加超過了20年，是一個不折不扣的超級粉絲。

從內存到模擬以及數字晶片布線布局，在所有情況下，設計師問道的第一個問題是：

除了布局之外，還有什麼可以做的嗎？我的未來是什麼？我能做些什麼來使我成長得更快？而您在做什麼來提升自己？

每個人都害怕沒有別的新的東西，只有通過原理圖來完成布局或者從網表到完成P＆R（Place & Route，即PCB的布局布線），這樣他們的生活將就像在生產線上一樣單調。

但是我想告訴Ta們：沒有比這更錯誤的想法了。

在過去的三年中，我決定為這個問題添加一個答案，並且我在任何地方與PCB布線布局和設計團隊交談時，我都會在最初的20分鐘內向大家介紹這一點。

所以，我決定這次也與大家分享這一點，所以在我下次來拜訪貴公司並在參加展會時見到您之前您將能夠採取行動。

我將編寫一系列描述我作為布局布線設計師參與相關設計工具開發時積累的經驗文章，從內部獲得到外部學習到的寶貴經驗。

我將使用大致的時間表，如30年前發生的一樣，並將提供一些使這種參與成為成功的可能條件和背景。

將增加實際完成布線布局工作的人員的姓名，或者管理它，因為在許多情況下，我只是在旁邊的指導者，顧問或者是一個測試檢查人員。

有幾個條件可以幫助我參與這些開發活動：

布局布線團隊作為晶片設計流程中的最後一步始終面臨著挑戰 - 因此，設計流程中的延遲或者在前面的設計流程中錯過的所有內容都將落在布局團隊的肩上，並且Ta們通常面臨著要「節省時間（save the day）」的壓力。

但是如果管理層分析完整的設計流程，很明顯最大的問題不是實際的布局布線工作，而是ECO（工程變更單，Engineering Change Order）或者是布局模擬仿真之後的更改。

因此，只有當有人檢查完整個設計流程時，才能理解，越早將PCB的布局（包括物理信息）帶入到電路仿真中，工作就能夠完成得越快並且可預測性就越好。

從區域布置到器件/部件布局，從布線到驗證完成最終的布局，布局總是以「莫名其妙（somehow）」的方式展現出某種處境艱難，或者要承擔重任的困境之中。

所以也許您需要在FLOW（流程）上改變一些工作。

我是一個幸運的人，我的職業生涯是在MSIL（摩托羅拉半導體以色列，Motorola Semiconductor Israel）的工作中開始的。

當時我們的執行長Zvi Soha只關心流片（在當時這意味著一個真正的19英寸直徑的流片會隨著完成最終的晶片GDSII而出現）。

他希望MSIL成為摩托羅拉半導體內部最好的工作點，所以他促成了團隊之間的內部合作，並支持任何可以支持他的計劃的新工具開發，甚至有時會違反企業的一些「政策」。

即使在今天，也不是很多公司能夠在CAD，電路設計，布局設計等等團隊之間舉行會議，以實現整體流程的自動化而不僅僅是其中的某一部分。

PMC Sierra（早期DPD（數字預失真）處理算法的先驅公司）公司的Norbert Diesing（現為 Cadence Design Systems的Program Manager, Hardware System Verification）的混合信號CAD有一個「合作小組」，來提供技術支持和制定路標，但是當時沒有資源來建設新的開發工具。

圖2、當今的EDA軟體日臻成熟

在設計地圖上到處都是硬體和軟體。

而當時前端設計被分為兩部分：系統和功能的仿真模擬是在IBM主機上完成（當時計算主機是在氣溫控制室內用水冷卻的），而電路設計是在菊花鏈（Daisy）機器和軟體上完成的。

布局是在Calma上完成的，Calma是Data General（通用數據公司）製造的計算機（主機），它有4台終端，每台終端有2個顯示器，一個用來處理文本，另一個用來處理圖形。

我們當時沒有一個帶有3種功能的滑鼠，但是螢幕上有一支筆和一個菜單（具有非常有價值的視覺效果）。

下面的附圖顯示了從網上獲取的S-140機器的終端。

圖3、S-140機器的終端介面

IBM使用名為MASKAP的軟體進行設計驗證，摩托羅拉擁有該軟體的原始碼。

因此，您必須從Calma寫入到軟磁碟中並加載到IBM的計算機上以運行驗證，然後將結果寫入到軟磁碟上並上載到Calma中。

當時我們在Calma計算機的螢幕上有一個DRC圖像解析器（錯誤多邊形）和一個列印的錯誤文件，以確定實際上是有什麼錯誤。

我現在可能會說這是一個非常乏味的工作...

圖4、IC器件的Layout示意圖

圖5、現代EDA軟體的DRC處理示意圖

圖6、LVS在EDA軟體中的處理

圖7、驗證和抽象

我是以色列的新移民，並且在說希伯來語上有問題。

所有的技術文件都是基於英文的，所以我專注於在這方面以求做得更好，因為這是我在學校時代所熟悉的語言。

而要繼續取得進步的唯一方法是增加我的知識價值，更好地在其他人可能不感興趣的事情上做好技術和能力準備。

Calma需要一台帶有伺服器在「冷藏室（cold room）」中的工作站，而來自羅馬尼亞的我最適合使用它。

而我們當時只能分班次來輪流使用這些終端，因為我們當時有8個人而只有4台終端，但是如果您使用位於「冷藏室」的工作站，您可以停留和使用更長時間而不打擾其他人或者不受其他人打擾。

所以我開始閱讀CALMA所有的手冊，因此在3個月內，從這些手冊中我知道了足夠的「危險」提示。

圖8、電晶體的版圖示意

圖9、電晶體的版圖製作過程

而我開始我的非布局參與的第一步是從一個錯誤開始的。

當時我們流片了一個經過驗證並符合「沒有錯誤」原則的晶片，但是不久後它又由於出現短路而很快地返回來了。

由於在1984年，大部分的工作是多微米尺寸的多晶矽，設計中並不需要45度多邊形。

那時該技術只有一（1）個金屬布線，我們的走線是45度，但不是多邊形（用於GATE（柵，門）和布線）。

然而，有人使用了45度多邊形，而驗證規則沒有包括這一點。

在螢幕上，我們可以看到增加的多邊形/金屬1接觸距離與45度多邊形之間的誤差為「低於可接受的距離」的檢測結果，但是在實際的矽晶片中則是短路。

MSIL（Microsoft Intermediate Language 微軟中間語言。

它是一種介於高級語言和基於Intel的彙編語言的偽彙編語言。

）僅使用德克薩斯州奧斯汀提供的所有驗證套件進行開發的。

在那之後，當時我們的執行長Zvi Soha決定我們應該在本地完成我們自己的驗證校準工作。

所以就從CAD部門分配過來了一個非常新的軟體專家，Karina（後來和Ben-Tvi結婚了），他需要一個布局人員來構建進行驗證的所需要的所有布局測試用例。

猜猜當時發生了什麼，儘管這是一個非常簡單的任務，沒有完成一種布局的挑戰來得有趣，但我自願地參加了，因為我認為這可以拓寬我的視野。

圖10、CMOS反相器示意圖

圖11、好的Layout與差的Layout之間的對比

這是我在「布局」職業之外的第一次體驗，並且和Karina一起工作非常愉快。

我們每天都會開始討論如何做到這一點，因為沒有可用的參考文件和資料，而且我們當時正在做的似乎是有點「上不了台面的工作」。

大約3個月後，我們擁有了自己的MSIL DRC驗證平台。

但是這個良好的工具帶來了更多的自動化需求。

到1985年底，我們還額外進行了與製造無關但與「良好的布局設計實踐」有關的設計檢查工具......您可能會注意到，DRC（DRC，Design Rule Checks：設計規則檢查）和LVS（LVS，Layout Versus Schematic ，LVS是版圖&原理圖一致性檢查，檢查畫的版圖和原理圖是否一致）實際上都有一個底線的ERC（ERC， Electrical Rule Checks，電氣規則檢查）在運行，特別是現在有多種電壓供電時。

我們通過連接一個具有2種不同電壓的一片擴散（基於文本）開發了我們的第一個SOFT CHECK（軟檢查）工具，並找到了摩托羅拉沒有過的新驗證方法。

我們將它提交給總部，這時他們才知道我們開發有自己內部的校準工具。

因為我們有輸入/輸出緩衝區（！）的金屬柵極（門），所以我們也為它們增加了驗證功能，因為總部按照「原樣」推廣了它們，我們也不允許修改它們。

之後，我們與CAD合作成為一種例行的慣例。

Calma語言被稱為GPL，我們（所有布局團隊）都編寫了一些小腳本來打開晶片（當時它通常需要一（1）小時才能打開頂層，添加文本，移動螢幕來布線，但是我們中沒有一個人是真正接受過軟體培訓的，並且使用CAD工具進行工作被證明是對自己能力的一種可靠的延伸。