關於肉夾饃和良率那點事兒

來源：內容來自思享國for開源硬體，謝謝。

那天，買了一個肉夾饃吃，吃了肚子疼，上了好幾次廁所。

回去找老闆理論，老闆說，昨天我賣出去一百個饃，只有你一個人反應肚子疼，你是想訛我吧！我說我不想誣賴你，千真萬確，中午我除了夾饃根本沒吃別的東西。

老闆說，這樣吧，我退你錢。

我說，不行，你得有所改正，萬一以後再發生同樣問題怎麼辦？以後更嚴重，把小朋友吃壞怎麼辦？老闆說，你看，我的整個工序十幾道，供應商也好幾個，有可能是麵粉的問題，有可能肉，有可能辣椒壞了，也有可能我烤饃沒烤熟，我怎麼改進呢？而且，唯一一個壞的夾饃，還讓你給吃了，我查也沒法查啊！我說，你要不改，我以後再也不來你這裡吃了！

各位，你們覺得下次我還會去這家店吃肉夾饃麼？

好吧，為了給非專業人士講明白半導體良率這件事兒，處心積慮想出了這麼個故事。

但道理是相通的，每個晶圓廠（夾饃店）都希望自己的良率（夾饃質量）越高越好，這樣大家都願意來它這裡投片（吃夾饃）。

而每個IC設計公司都希望自己的產品成本越低越好，而且客戶不要退貨。

那麼今天，我們就把晶圓，當做夾饃，來好好聊聊良率那些事兒。

我們知道，每一片晶圓上，都同時製造數量很多的晶片。

例如下面這張圖，但是，不同的晶片有不同的大小。

大的Soc晶片，有可能一片晶圓上只有幾百個甚至幾十個晶片。

而小的晶片，一個晶圓可以有成千上萬顆。

我們把每一顆晶片看做一個肉夾饃，那麼一片晶圓上這麼多「肉夾饃」，有多少質量過關的「肉夾饃」，這個比例就是晶圓測試階段的良率。

就如上面那個例子講的，老闆一天賣出去一百個夾饃，只有一個是壞的。

那麼良率就是99%。

那麼，這個良率和什麼有關呢？一般來說，主要和下列因素相關。

1.生產工藝：生產工藝包括生產條件（廠房，設備，材料），工藝水平，工藝經驗與管理。

2.產品設計方法：我們這裡講的是可製造性設計問題。

3.測試方法：測試技術與管理。

那麼我們詳細講一下：

第一， 生產工藝。

晶圓的生產工藝是非常複雜的，整個流片過程包含光刻、蝕刻、化學氣相沉積、物理氣相沉積、離子注入以及爐管等幾百甚至上千步驟，需要單次或者多次進入不同的機台，這個可比肉夾饃的工藝複雜多了！每個步驟，都有可能導入缺陷。

那麼問題來了，客戶在選擇晶圓廠以及工藝的時候，還沒有流過片，怎麼知道這家晶圓廠好不好，這個工藝穩定不穩定，怎麼預估自己的產品的良率和成本呢？

事實上，晶圓廠會給客戶提供一個D0值（平均缺陷密度）以用來表征這個工藝的良率水平。

根據這個Do值以及特定的計算公式（不同的晶圓廠可能提供不同的計算公式），可以提前預測產品的大概良率。

聽上去是不是很神奇？那麼這個Do是什麼呢？又是怎麼預測良率的呢？

其實D0就是表征這個工藝在晶圓單位面積上產生缺陷的機率。

D0的推導是十分複雜的。

但我們可以把這個概念簡單化來理解它是一個什麼東西，比如，一個肉夾饃，會夾100個肉丁，而100個肉丁里，會有1個肉丁是變質的。

我們把這個缺陷密度看做0.01（1%）。

另外一家店，同樣100個肉丁里，會有10個是變質的，那麼缺陷密度相對就是0.1（10%）。

那麼哪家的夾饃好呢？當然是0.01 要好於0.1. 一般來說，D0越小，表示這個工藝越成熟，良率越高。

當然，晶圓廠會不斷完善和改進工藝，D0一般從剛開始研發到成熟量產的兩年過程中會不斷降低。

下面請看32nm和22nm工藝當初的D0發展趨勢。

問題來了，良率只和D0有關嗎？

非也非也！我們再回到那個夾饃，100個肉丁里，有一個是壞的。

如果我們切100份，壞的肉丁影響了一份，那麼良率就是99%。

如果我們把饃切1000份呢？那麼那個壞的肉丁還是只影響一份，但這時良率就變成99.9%了。

我們把每一份想像成一個晶片，那麼晶片的面積越大，良率就越低。

其實，換句更通俗的話講，這和戰爭中胖子比瘦子更容易中彈是一個道理吧。

請看下圖關於D0、晶片面積和良率的關係：

關於神奇的D0，講到這裡結束了嗎？還沒有哦，大家要注意，對於晶片里Logic（邏輯）電路和SRAM（靜態存儲器）電路，D0是不一樣的！為什麼呢？因為SRAM的密度要比Logic大得多，那麼同樣是掉一顆缺陷，落在Logic區域的，可能就掉在空地上了，而掉在SRAM區域的，很可能影響電路。

所以，晶圓廠針對Logic和SRAM提供不同的D0值，在預測目標良率的時候要根據晶片裡面SRAM和Logic的面積比例綜合考量哦。

試想，如果天上掉下來一顆石頭，哪裡傷亡更慘重呢？

二、產品設計方法

這裡講的設計方法，和良率息息相關的主要是可製造性設計（DFM）和可測試化設計（DFT）。

可製造性，顧名思義，就是設計的時候要考慮到製造的因素。

同樣一個設計，版圖不同的畫法、元器件擺放方向、位置，都有可能影響到最終的良率。

這是當工藝越來越先進，線寬越來越小時所帶來的不可逃避的問題。

一般情況下，當工藝進入65nm及以下，晶圓廠就會提供可製造性設計規則供IC設計公司檢查。

但是一般認為65nm及45nm工藝，可製造性設計規則是供參考的。

因為工藝足夠成熟，可以不必在設計上花費很大的精力去遵守可製造性設計規則。

但是到了28nm及以下，可製造性規則就是必須在設計過程中嚴格遵守了。

DFT比較複雜，避免把大家講糊塗，這裡就先不詳述了。

三、測試方法

首先，需要強調一下，測試方法不會改變晶片本身的質量，不會因為不同的測試方法，將本身一個功能失效的晶片變成好的晶片。

但是，經過優化的測試方法，可以在具有高測試覆蓋率的前提下，控制成本又能降低在最終客戶那裡的DPPM(Defective Parts Per Million，表征質量的參數)，減少退貨率。

晶圓生產出來後，在出晶圓廠之前，要經過一道電性測試，稱為晶圓可接受度測試（WAT）。

這個測試是測試在切割道（Scribe Line）上的測試鍵（TestKey）的電性能。

測試鍵通常設計有各種原件，例如不同尺寸的NMOS、PMOS、電阻、電容以及其他工藝相關的特性。

這一道可以當做是初選。

那些有嚴重生產問題從而使得測試鍵的電性能超出規格之外的晶圓會在這一道被篩選出來，報廢掉。

這一道報廢掉的晶圓，因為還沒有出貨到客戶手裡，所以是不收取客戶錢的，由晶圓廠自己吸收。

WAT測試結束後，晶圓工藝就算完成。

下一步就是來到測試廠這裡進行測試。

第一道晶圓切割前的測試我們稱為CP (Chip Probing）, 因為這一道測試是在完整的晶圓上測的，用到的機台，我們稱作Prober。

每一個產品，都會有針對自己設計的Prober Card, 上面根據晶片的測試焊盤（Pad）的位置裝有對應的測試探針及電路與測試台連接。

每次測的時候，測試頭從上面壓下來，探針就會扎到Pad上，然後供電進行測試。

講到這裡，不得不提一下測試的成本問題。

通常情況下，我們會發現，一個IC產品，測試的費用占了整體成本的很大一部分。

所以，怎樣將測試程式優化到簡單而高效（達到必要的測試覆蓋率），就是IC設計公司的測試工程師的工作了。

測試程式越簡化，需要的測試時間就短，測試成本就下降。

一般，在CP階段，為了節約成本，不會測到全部晶片的功能。

比如，有一些需要用到昂貴測試機台的模擬功能測試，可能在CP階段就被省略，放到後面的FT（Final Test）再進行。

除了在測試程式上優化，在測試方法上優化也是大家一致在努力的方向。

一般用到下面幾個方法降低CP測試成本：

1.在生產一段時間後，對於晶圓邊緣的低良率晶片，直接忽略掉，不予採用。

一般，我們拿到了一個產品的一定量的CP測試結果後，可以將結果堆疊。

Wafer的周邊，一些不完整的晶片或者因為過於靠近邊緣均勻性受到影響的低良率晶片，直接在測試程式上刪除。

將上圖中的不完整晶片和低良率晶片刪除，那麼每片晶圓可以少測12個晶片，降低了成本的同時，良率和質量和質量也相對提升。

2.那麼上面經過優化的測試map還可以優化嗎？我們知道，同一個probe card可以同時測幾個晶片，怎麼排列是個問題。

如果同時可以測6顆，那麼排列是2x3 還是3x2，或者1x6，都會對扎針次數產生影響；不同的走針方式，也會產生不同的扎針次數。

比如有可能下面第二張圖就可能比第一張圖少幾次扎針，這樣就會節省測試時間。

現在市面上有專業軟體可以模擬和優化這些。

3.抽測：當一片晶圓上有幾千顆甚至上萬顆晶片，而且良率已經達到一個穩定的高度時，很多公司在CP階段採用抽測（Sampling Test）的方式以減少測試時間。

下面的圖中，黃色代表不進行測試的晶片，綠色代表需要測試的晶片。

下圖是個典型的抽測方式。

請注意，一般晶圓邊上一圈良率相對較低，在抽測的時候有時會考慮這一圈全測。

還有採取只測良率最低的晶圓外側及中心的晶片。

例如下圖：

不管怎麼變化，目標只有一個，那就是用最少的測試費用，儘可能多地篩選出不合格晶片，那麼問題來了，上述抽測是否會錯過一些異常低良率的晶圓，造成後面封裝及終測的浪費？答案是肯定的。

抽測肯定要比全測有更大的風險。

以下圖為例：假設下圖為抽測結果，綠色表示好的晶片，紅色代表失效的晶片。

看上去只檢測出四顆壞的晶片，良率還不錯。

但是，如果進行全測，有可能是這樣的，不僅遺漏了低良率的晶片，還可能因為這種遺漏造成潛在的可靠性問題：

那麼，怎樣在抽測的情況下儘量避免上述問題呢？

一些大數據實時監控軟體可以在測試的同時監測並控制走針，測試者可以提前設置一個條件，例如，當測到一個點失效以後，測試探針自動圍繞這顆失效晶片測試周圍一圈的晶片是否是好的晶片。

如果周圍是好的，那麼探針回到下一個抽測點繼續抽測。

如果周圍一圈的晶片裡面還有不好的，繼續圍繞這顆失效的晶片一圈測下去。

那麼我們會發現，如下圖，這一條失效的晶片都被測出來了。

基於可靠性的考量，測試者可以決定是否將這種失效晶片周圍一圈的好的晶片也報廢。

說了這麼多，才剛剛結束了CP這第一道晶片測試。

CP測試完的晶片，會經過晶背打磨、切割等程序，剔除掉失效晶片，將好的晶片送入到封裝製程。

封裝過程，晶片經歷打線、沖模等高溫高壓過程，也會有一定的良率損失，但這部分在沒有意外發生的情況下是很小並且穩定的，一般考慮的不多。

但是近年也有公司在考慮使用大數據的手段，監控封裝機台的參數，進行大數據分析，來提高封裝良率，在這裡不予討論。

等封裝完畢，這顆晶片就有模有樣了，就像肉夾饃，餅已烤好，肉已加好，可以出鍋！

之後，封裝好的晶片進入終測（Final Test）。

因為終測是很多IC產品商對自己產品的最後一道測試，這個測試相對會比CP測試要完整，而且終測可以做CP不能做的高速和混合信號(mix-signal)測試。

終測的良率，因為經過了前面的層層篩選，一般是不錯的。

但是，我們講到，因為終測包含了比CP更多的項目，也有可能遭遇到低良率問題。

一般情況下，終測的低良率，更難找到原因，更複雜。

有可能與模擬參數有關，有可能與封裝有關，也有可能與ESD失效有關，所以往往要用到各種各樣的失效分析方式進行分析。

對於很多公司來說，產品到了終測之後，就可以出貨給客戶了。

但是有一些公司或者一些產品，在終測之後，還會做系統級測試（SLT，System level test, 又叫Bench test）。

SLT是搭建實際系統應用環境來測試。

以手機晶片為例，可以搭建open phone模擬客戶的樣機進行晶片測試甚至可以模擬客戶使用中可能遇到的各種問題，例如，手機信號的方向性問題以及電池低溫保護問題。

這些測試在之前的CP和FT是無法測試到的。

當然，SLT會更耗費時間，所以可以採用定期抽測的方式進行。

好吧，說了這麼多，你可能要問了，晶片可以出貨了吧？其實還沒有講到質量（QA）管控的問題。

QA是一個大的體系包含各種驗證，時間可能會很長。

但是QA的目的是保證產品質量和可靠性，而不是良率提升，所以有時候產品部門會覺得QA部門就是來找麻煩、來挑刺的！這個QA部門就像是專門試吃各種夾饃，而且還長期監測個血糖、血壓啥的，一有異常就回來找夾饃店老闆麻煩！質量認證，先不講了。

留點懸念，回頭再請大牛來講一下哈！

回頭一看，居然說了這麼多，別把大家說糊塗了！

簡單總結一下吧，良率是用來表征肉夾饃的好壞的。

生產工藝越完善、設計方法越先進，肉夾饃就越好吃，次品就越少而且吃了越不容易拉肚子。

通過優化測試方法來保證檢測率並同時降低成本：你是要狼吞虎咽，還是配涼皮、冰峰慢慢享用，這個就看你自己啦！只能說狼吞虎咽對腸胃不好，可是沒錢也別太講究!

除此之外，還有質量部門的老兄虎視眈眈要找你抽血化驗！

做一個合格的肉夾饃真不容易！

今天是《半導體行業觀察》為您分享的第1316期內容，歡迎關注。

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